非整数倍数数据位宽转换8to12

非整数倍数数据位宽转换8to12

题目描述
实现数据位宽转换电路，实现8bit数据输入转换为12bit数据输出。其中，先到的数据应置于输出的高bit位。

电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号。

`timescale 1ns/1ns

module width_8to12(
	input 				   clk 		,   
	input 			      rst_n		,
	input				      valid_in	,
	input	[7:0]			   data_in	,
 
 	output  reg			   valid_out,
	output  reg [11:0]   data_out
);
    
    reg [1:0] cnt;
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                cnt <= 2'b0;
            else if(valid_in == 1'b1 && cnt == 2'd2)
                cnt <= 2'b0;
            else if(valid_in == 1'b1)
                cnt <= cnt + 1'b1;
            else
                cnt <= cnt;
        end
    
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                valid_out <= 1'b0;
            else if(valid_in == 1'b1 && cnt == 2'd1)
                valid_out <= 1'b1;
            else if(valid_in == 1'b1 && cnt == 2'd2)
                valid_out <= 1'b1;
            else
                valid_out <= 1'b0;
        end
    
    reg[7:0] data_in_reg;
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                data_in_reg <= 8'b0;
            else
                data_in_reg <= data_in;
        end
    
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                data_out <= 12'b0;
            else if(valid_in == 1'b1 && cnt == 2'd1)
                data_out <= {data_in_reg,data_in[7:4]};
            else if(valid_in == 1'b1 && cnt == 2'd2)
                data_out <= {data_in_reg[3:0],data_in};
        end
endmodule