薄超 HDI PCB 层上的信号完整性

在我看来，每一篇关于“先进设计”的文章似乎都关注更快的边缘速率，但往往忽略了小型化。HDI 设计将 PCB 带入了一个解决方案空间，在这个空间中，由于典型设计中涉及的长度尺度，信号完整性规则开始发生变化。一类重要的材料使 HDI 和 UHDI 设计具有大量高速接口：低介电常数 PCB 层压板。HDI 的故事与低介电常数 PCB 材料的故事息息相关，尤其是在 HDI 板实现大量高速数字接口之后。

一旦您查看 IC 载板和这些设计中使用的典型材料，您就会发现相同类型的低 Dk 材料可以实现许多高速数字设计，也许这就是 PCB 领域对低 Dk PCB 材料的想法的来源。

较新的 HDI 设计将传统的 HDI 方法推向了极致，这种设计通常被称为超 HDI 或 UHDI。在这些设计中，小铜特征成为限制高速互连通道带宽的主要因素，但低介电常数材料与更光滑的铜和创新的镀层相结合有助于克服这些问题。

在这一系列简短的博客中，我将概述信号完整性与 HDI/UHDI PCB 中的层和特征尺寸之间的关系，我们将看到这与封装中的高带宽通道密切相关。首先，我们将回顾某些低介电常数材料的可制造性优势。

低介电常数材料的可制造性

关于使用低介电常数材料，要注意的第一点是HDI/UHDI 特征尺寸的可制造性与层压板介电常数值的关系。请看下面的图表，了解我的意思。

对于给定的走线阻抗目标（例如 50 欧姆），走线宽度将固定在某个值，该值与层压板厚度有关。当层压板变得太薄时，走线宽度要求也会太薄，铜蚀刻工艺将变得更加昂贵，最终将转向添加工艺。下图总结了低和高 Dk 值的趋势。

与此相反的是，并非所有低 Dk 材料（例如 Dk = 3 或略小）都可用于超高密度互连 (UHDI) PCB 或 IC 基板所需的极薄薄膜厚度。厚度低至几密耳且带有扩散玻璃增强的低 Dk 材料可用于 Dk 值接近 3 且 Df 约为 0.001 的材料。例如 Megtron 8 和 Tachyon 100G。

请注意，这比 Rogers 3003 等先进 PTFE 层压板要薄，但其性能与 Dk = 3 或以下且 Df < 0.001 的先进 PTFE 相同。我曾将 Rogers 3003 用于高密度雷达中的外部 HDI 堆积层，目前厚度仅为 5 mil。

薄层上的信号完整性会发生什么变化

根据我上面给出的简短材料讨论，我们可以利用这些信息更好地理解材料特性、层压板厚度和信号完整性之间的关系。我们首先介绍一些有关 HDI/UHDI 层中走线的材料和几何形状的事实，尤其是当层数变高时：

• 较薄的层迫使控制阻抗线变得更小
• 较薄的层通常会使接地平面更靠近走线
• 设备引脚排列（例如细间距 BGA）可能会迫使走线靠得更近
• 材料（铜和Dk值）可用于调整信号完整性指标

当我们接触 UHDI 设备时，我们可能还会决定省略某些层上的平面，本质上是创建跳层布线，就像在 IC 基板中的高带宽数字通道中使用的一样。我将在下面进一步讨论这一点。首先，让我们看看一些重要的基本指标，从损耗和阻抗开始。

铜与介电损耗

在 HDI 和 UHDI 电路板中操作时，器件引脚分布和阻抗要求都要求走线宽度更小，无论是从 BGA 扇出布线还是受控阻抗布线。当使用较低的 Dk 时，这可能会导致主要损耗机制从电介质切换到铜。

例如，查看下面稍微先进的 FR4 层压板上的微带损耗数据。下图中的损耗绘制为电压衰减因子（有关更多详细信息，请参见此处）。FR4 厚度为 38 微米（1.5 mil），材料数据为（Dk = 4，Df = 0.01，厚度），层使用 1 盎司铜，粗糙度为 1 微米。50 欧姆微带宽度为 57 微米。

Megtron 7(G)（Dk = 4、Df = 0.01）上 57 微米宽 50 欧姆微带的铜与介电损耗以及 1 微米铜粗糙度。

现在我们假设层压材料被替换为 Megtron 7(G) (Dk = 3.37, Df = 0.001) 的薄片，厚度同样为 38 微米 (1.5 mil)。50 欧姆微带现在需要 68 微米的宽度。大大减少的介电损耗现在导致铜损耗成为非常高频率的主要因素。

Megtron 7(G)（Dk = 3.37，Df = 0.001）上 65 微米宽 50 欧姆微带的铜与介电损耗以及 1 微米的铜粗糙度。

当我们比较微带线和带状线时，我们可以看到在给定 50 欧姆单端线的层厚度要求的情况下的损耗损失和线宽值。我假设 HDI/UHDI 厚度中的 Dk = 2 材料用于比较并提供理论极限。差分线也可以得出类似的结果。

一旦所有材料的层厚度低于约 2 mil（Dk = 2 至约 Dk = 3.5），我们就可以清楚地看到这些单端迹线的损耗呈非线性发散。这是由于趋肤效应电阻和迹线宽度之间存在反比关系。

结论：使用低介电常数材料有助于降低 HDI/UHDI 板的总损耗，因为它可以增加走线宽度并降低介电损耗，但铜损耗在某个时候开始占主导地位，而你在层压材料成本上的投资回报就会减少。降低铜粗糙度将是继续降低总损耗的唯一方法。

电镀问题

通过使用替代表面镀层和更光滑的铜箔，可以进一步降低导体损耗。例如，众所周知，镍基镀层会使镀层界面处的铜变粗糙并产生磁损耗（例如在 ENIG 和 ENEPIG 镀层中）。更先进的镀层研究正在进行中，镀层问题是 UHDI PCB 的一个活跃讨论领域，无论是从信号完整性方面，还是从制造（DFM/DFA）方面。

串扰惩罚

当采用具有现有走线布线的设计并将其缩小到 HDI/UHDI 级别时，走线会靠得更近，因此串扰会更大。在某些时候，走线密度可能要求您遵循保守的串扰经验法则，最常见的是“3W”法则。但是，当层数较高时，地线将被迫更靠近走线，因此串扰会减少。哪种效果在 UHDI 设计中占上风？

答案取决于几个因素：

• 我们是否使用差分对，因此存在多模串扰的风险？
• 我们正在布线偏移带状线还是偏移微带线？
• 我们使用的是高 Dk 层压板还是低 Dk 层压板？

当缩小到 UHDI 时，可能会出现串扰问题，这意味着当您将走线紧密排列时，串扰可能会增加。作为设计师，您的工作是通过调整层厚度和 Dk 值来减少串扰问题。为了更好地理解串扰的影响，我们需要使用多端口 S 参数模拟来更好地了解串扰与层压板 Dk 值和层压板厚度之间的关系。

下图所示的差分 S 参数频谱说明了从 Megtron 7 层压板（厚度 3 mil，Dk = 3.37）切换到 Megtron 8 层压板（厚度 1.5 mil，Dk = 3.06）时串扰水平的差异。这些结果是在 Simbeor 中对 100 Ohm 对称差分带状线（线迹间距 = 宽度）进行模拟，同时在 2W 和 3W 之间改变线对间距。

差分对称带状线串扰频谱：蓝色曲线表示NEXT，红色曲线表示FEXT。

从上面的结果可以看出，采用更薄的 1.5 mil Megtron 8 层压板和 3W 间距层压板会使峰值串扰增加到 4.38%。如果我们将 3 mil Megtron 7 换成 1.5 mil Megtron 7，其他所有参数保持不变，峰值串扰将为 6.82%。

有趣的是，当我们将 3 mil Megtron 7 上的 2W 间距切换到 1.5 mil Megtron 8 上的 3W 间距时，我们看到串扰损失更小，正如预期的那样。有人可能会认为从 2W 切换到 3W 间距会降低布线密度，但事实并非如此。尽管 Dk 较小，但通过切换到更薄的 Megtron 8 层压板，我们仍然看到布线密度增加了 108%。这些互连的回波损耗光谱显示，1.5 mil Megtron 7 层压板和 1.5 mil Megtron 8 层压板的带宽仅减少了 20%。

要点：为了克服给定走线到走线（或对到对）间距值（例如 S = 2W）的串扰损失，可能需要在较薄的层压板上增加间距，并且可能需要改变介电常数。但是，这并不总是意味着您的走线布线密度会下降。从上面的示例中，尽管使用了较小的 Dk 值，但布线密度仍然翻倍。对于单端走线，可以得出非常相似的结果。

实现高带宽的跳层布线和偏移带状线布线

大多数 UHDI PCB 和 IC 基板都包含带宽不是极高的通道。大多数引脚用于电源、接地、配置、GPIO 和较慢的串行接口。然而，在具有 PCIe、DDR、多个 USB 接口和快速 SerDes 链路的处理器中，基板和 PCB 中的布线将有所不同， 

有两种非常相似的布线样式可用于 UHDI PCB 和 IC 基板中的差分对布线。它们是：

• IC 基板中的跳层布线（不要与跳层过孔混淆）
• HDI PCB 中的偏移带状线布线

这两种布线类型基本相同，但跳层布线使用过孔栅栏来分隔基板中的互连。在跳层布线中使用过孔栅栏有两个原因：提供对对间串扰的屏蔽效果，以及将 TEM 模式截止频率设置在接收接口的奈奎斯特频率之外。

当我们使用带状线的较薄介电层时（见上文），这些线迹之间会产生串扰。但是，使用跳层布线，您可以通过在对之间添加介电层来减少串扰，如上图所示。

如果这些信号之间的串扰仍然存在问题，则减少串扰可能需要采取以下任何一种措施来减少串扰：

• 增加过孔围栏密度
• 减少通道上的过孔跨度（可能会增加通道带宽）
• 改变介电常数以获得不同的介电常数
• 更改线对中的走线间距

在 IC 基板和 UHDI PCB 中，任何这些变化都应该进行模拟，并且可以降低串扰损失，就像我在上文串扰部分中展示的那样。然而，这些变化可能会遇到制造限制，即使在使用增材工艺制造设备的情况下也是如此。当达到制造限制时，可能需要更改层压板的 Dk 值。

高速通道带宽

并非所有 HDI/UHDI PCB 和基板上的接口都需要极高的 TEM 带宽限制。但如果需要，则在切换到较薄的层时可能会出现通道带宽损失。这可能是由于铜损耗增加造成的，由于趋肤效应，铜损耗会在较高频率下产生与互连目标值的阻抗偏差。

但是，根据层压板的 Dk 值、负载和通道类型，任何通道带宽限制都可能在如此高的频率下发生，以至于可以忽略不计，或者通道带宽可能会增加。这在 MIPI 或 USB 等接口中并不那么重要，但在 DDR4/5/6、PCIe 5.0 或更高版本以及 25G 或更快的以太网中却非常重要。