Altium Designer 中的串扰减少和消除技术

无论您设计的是带有大量走线的数字电路板，还是工作频率极高的 RF 电路板，任何传播信号的电子设备都会遇到串扰。问题只是串扰是否严重到导致系统无法运行，还是串扰在某个可接受的限度内。没有通用的“可接受”串扰水平，但如果您通过模拟和测量发现存在串扰问题，则可以使用非常简单的方法来解决这个问题。

在本文中，我们想介绍一些可以减少高速设计中串扰的可靠方法。我将概述三种简单且总能产生良好结果的方法。还有一种方法可以提供改进，但它需要一些额外的分析或模拟，以确保您不会产生新的信号完整性问题。

什么原因造成串扰？

串扰的定义非常简单，它是一种现象，即携带信号的互连（干扰源）会将该信号电感或电容耦合到相邻的互连（受干扰源）。这是双向的：受干扰源和干扰源可以互换，在其他所有条件相同的情况下，串扰会在两个方向上发生。串扰仅在信号变化时发生，即在数字信号的边沿速率期间；对于模拟/射频信号，相邻互连上可能会出现相移副本，因为干扰源上的信号始终在变化。纯直流信号不会引起串扰，但它们可能会成为串扰的受害者。

下面是一个说明串扰的简单图表，以及确定受害互连上串扰信号强度的方程式。此处显示的串扰细分为两种类型：

• 近端串扰（NEXT，红色曲线），有时也称为背景串扰

• 远端串扰（FEXT，绿色曲线），有时也称为前向串扰

两种串扰都是由两条走线之间的互感 (Lm) 和互容 (Cm) 引起的。这两种效应共同决定了受害线驱动器侧和接收器侧的串扰。

 

 

如果您对控制串扰的数学感兴趣，您会注意到 FEXT 在理想情况下可以消除，这由 FEXT 方程中的负号表示。理想的、完全对称的带状线将具有零 FEXT，尽管实际上串扰永远不会为零。

现在我们已经完成了这个基本的介绍，让我们看一下最简单的串扰减少技术。

您可以在 Altium Designer 中使用的串扰减少技术

如果您正在设计使用数字信号的 PCB，并且这些信号的边缘速率足够快，以至于会产生明显的串扰，那么您应该始终将这些信号路由到接地平面。这意味着，至少，您应该使用 SIG +PWR/GND/GND/SIG+PWR 堆叠 进行数字设计，特别是当信号上升时间缩短到 ns 范围或更低时。

 

在这种类型的堆叠中，通过接地平面布线可提供定义的阻抗，可根据需要将其设置为 50 欧姆，因此它可以支持具有指定阻抗要求的标准化单端和差分接口。这会将走线宽度设置为特定值，然后可以使用该值来设置走线之间的间距值。

 

SIG+PWR/GND/GND/SIG+PWR 堆叠

增加迹线之间的间距

降低受害迹线上接收到的串扰强度的最简单、最有效的方法是增加迹线之间的间距。当迹线靠得更近时，干扰迹线周围的电场和磁场会更强，因此受害迹线上的任何串扰都会更强。因此，增加间距肯定会降低线路之间的串扰。

有一条基本的 PCB 设计经验法则 ，称为“3W”规则，该规则规定：

• 两条线迹之间的间距应至少为线迹宽度的 3 倍。

此规则的目的是提供一个非常保守的值，该值通常在适用于大多数逻辑系列的噪声容限范围内提供较低的串扰。此规则适用于接地平面上方的高速走线，但具有较厚的介电层，在HDI出现之前，传统构建中曾使用过这种介电层。我将在下面详细解释为什么这很重要。

 

要在 Altium Designer 中实现此功能，您可以执行以下操作：

1. 创建一个包含可能成为串扰干扰源的高速网络的网络类。

2. 将宽度规则应用于网络类中的迹线，以设置所需的宽度。如果这些迹线是阻抗控制的，则应用层堆栈管理器中的阻抗配置文件。

3. 在PCB 规则和约束编辑器的“间隙”部分中设置走线​​到走线的间距规则。仅将较大的间距应用于您的网络类。

这将确保您的间距规则专门针对您想要分离的高速走线设置，而不会对所有其他走线强制执行相同的规则。

 

按照间隙规则，此网络类中的走线必须与其他走线保持 3 倍宽度的间隔。

那么差分对之间的间距呢？这是一个使用紧密耦合有益的领域，因为它可以确保差分对中的串扰最大限度地作为共模噪声接收。然而，正如我下面讨论的那样，与紧密耦合相比，松耦合有更多好处，当涉及差分对时可能会有更好的策略。

最小化并行走线长度

两条线之间的串扰由两条耦合线之间的正交向量的点积加权。用非数学术语来说，这意味着当两条线平行时，两条线之间的串扰最大。因此，减少串扰的一个简单策略是尽量缩短两条线平行的长度。

如果您在单方向上开辟了布线通道，那么说起来容易做起来难。但是，这是无接地平面正交布线的基础，其中两个不同层上的走线彼此垂直。这在获得非常快的边缘速率之前是有效的；请阅读本文了解有关正交布线的更多信息。

如果您想在布线工具中强制执行此做法，可以使用 PCB 规则和约束编辑器中的 ParallelSegment 规则，如下所示。请注意，ParallelSegment 规则也应用最小间隙，就像您对上面显示的间隙规则所做的那样。

 

 

使用较小的接地距离

上述 3W 规则是较厚介电层上布线的适当基准。但是，还有一种替代方法可用于减少串扰：将接地线靠近布线。如果您在较薄的层上布线，也可以使用小于 3W 规则的布线，并且仍然可以看到与使用 3W 规则布线时在较厚的层上看到的相同程度的串扰。

举例来说，请看下面的模拟结果。这些曲线显示了使用 Megtron 7 层压板构建的叠层中带状线的 4 端口 S 参数的串扰结果。顶部图表显示了 4 mil 层上典型细线情况下的情况，其中带状线之间的间距和线宽相等。如果我们通过将电介质厚度减少 50% 来使接地平面更近，然后调整走线大小以达到相同的阻抗目标，我们会发现标称串扰显著减少，而无需进行任何重新布线。

 

 

在此示例中，可以通过在 Altium Designer 的层堆栈管理器中重新生成阻抗配置文件，然后重新生成这些网络的设计规则来完成迹线大小的调整。该过程需要几分钟，不需要重新布线。我们还可以换用不同的介电常数以获得进一步的改进。

如果您的设计已经完成并且正在准备制造，那么更换介电层是一种简单的材料更改，可以由您的制造商实施。如果您仍处于设计阶段，则可以更改 PCB 布局文件中的堆叠，然后更改阻抗控制走线的走线宽度；无需重新布线。这两种选择都为串扰带来了相当大的好处。

您是否应使用覆铜和保护走线？

最后，设计师可能经常尝试采用的一种方法是在两条走线之间使用覆铜，或在两条信号走线之间布线保护走线。我不建议依靠这种方法来减少串扰，许多其他专家也不建议这样做。这样做有几个原因：

1. 为了在两个耦合走线之间安装保护走线或覆铜，您需要将它们隔开，通常至少为 3W

2. 将地线靠近走线可以达到与通过布设保护走线相同的串扰减少效果

3. 没有自动化的方法可以快速布线保护线，您必须使用过孔手动布线并将其接地

4. 铜灌注基本上就像一条保护线，它可以以自动方式放置，但缝合过孔实际上可以通过在两个耦合线之间创建一个开放的谐振腔来增加串扰；这与你在某些共面波导上获得极端功率损耗的原因相同，如下所示。

5. 使用带缝合通孔的覆铜需要在实施之前进行一些计算或模拟才能确保正确

要点 1 最为重要：即使要为可观的覆铜或保护线留出空间，您也需要提供足够的空间来达到至少 3W 的间距。只要下一层有接地平面，这将提供有效的串扰保护。

 

我展示了 Eric Bogatin 和 Bert Simonovich 的一组模拟结果，这些结果揭示了保护线对单端线串扰抑制的有效性。由于在高速设计中保护线的使用不断增加，因此检查保护线如何影响 50 欧姆单端线的串扰很有用，因为这些线通常是高速总线和 RF 互连（例如，在 SDRAM/DDR 中）的标准。在 SPI 或 PPI 的其他情况下，没有阻抗规范，但非常长的线可以设计为 50 欧姆并应用端接。

Bogatin 和 Simonovich 发现的重要结果是，模拟中发现的串扰水平取决于走线是布线为 50 欧姆 带状线还是微带线，以及走线是短路、开路还是两端连接到 50 欧姆终端。为方便起见，我在下面展示了它们的时域结果，这些结果显示了两种配置中保护走线的相对有效性或无效性。

 

图片来源：
Bogatin, E.、Simonovich, B.，《保护痕迹：喜欢还是离开？信号完整性杂志》，2019 年 9 月 5 日。

结果非常明显：唯一有效的保护线配置是两端短接至地的带状线，特别是对于 NEXT。对于 FEXT，带状线中短路的保护线似乎确实有所减少，但无论如何串扰已经非常低了。

这里显示的结果适用于 50 欧姆单端走线，但对于由保护走线分隔的差分对也可以看到相同的结果。不同之处在于我们将关注差分串扰，其中差分信号可以在受害互连上产生差分和共模噪声。