[PCIE5.0] 4.2.4.3 Electrical Idle Sequences (EIOS)

已于 2025-03-15 11:41:36 修改
阅读量487 收藏 2
点赞数 11
分类专栏： PCIe 5.0各章节重点总结专栏 文章标签： 驱动开发 fpga开发 硬件架构 信息与通信
于 2025-01-05 08:26:22 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/jxdzlgl2018/article/details/144938877
版权

本小节详细描述了在PCIe链路传输中的Electrical Idle（电气空闲）状态以及如何通过传输特定的有序集（Ordered Set）来管理链路的空闲状态和退出空闲状态的过程。具体来说，重点在于Electrical Idle Ordered Set Sequence (EIOSQ) 和 Electrical Idle Exit Ordered Set Sequence (EIEOSQ)，这些机制确保了链路的空闲状态管理和链路恢复的正确性。下面是这些重点的详细解释：

1. 电气空闲有序集序列（EIOSQ）

• EIOSQ是在链路进入电气空闲状态（Electrical Idle）之前，必须发送的有序集序列。
• EIOS本身是一个特定的有序集：
	○ 对于数据速率为2.5 GT/s、8.0 GT/s、16.0 GT/s或32.0 GT
了解本专栏 订阅专栏 解锁全文
手把手教你学pcie-- 基本概念：Rx EI (Receiver Electrical Idle)
MHD0815的博客
11-20 223
接收端处于电气空闲状态，意味着接收端没有检测到有效的差分信号，即接收端的输入信号接近零伏特差分电压。Rx EI：接收端处于电气空闲状态，表示没有检测到有效的差分信号。目的：用于信号检测、功耗管理和链路训练。行为：接收端持续监测输入信号，当检测到有效信号时退出Rx EI状态。链路训练：在链路训练过程中，Rx EI状态用于确保接收端准备好接收训练序列，并在链路建立后恢复正常数据传输。通过理解和管理Rx EI状态，可以确保PCIe链路的可靠性和稳定性。
PCIe系列专题之五：PCIe总线电源管理
存储随笔
10-01 7176
当PCIe设备发送端决定进入L0s时，发送端会停止数据输出，并给接收端发送Ordered set "EIOS"，之后，发送端就进入Electrical Idle状态。4. 在前面的准备工作完成之后，此时就可以放心的给上游设备发送进入L1状态的请求咯。比如，进行DMA操作时，发送端一直处于工作状态L0，而接收端在长时间内无事可做，将自主进入L0s状态，此时不需要发送端同步进入L0s。因为发送TS1序列之后，设备退出Electrical Idle状态，也即退出L1，进入Recovery状态，进而回到L0状态。
PCIE6.0 Electrical Idle sequences
m0_57002605的博客
02-19 1275
PCIE6.0 EIOS EIEOS
[小结] Electrical Idle (EI) in PCIE 6.1
ln_evo的博客
01-09 1239
【代码】[小结] Electrical Idle (EI) in PCIE 6.1。
PCIE的ordered-set(TS/SKP/EIOS/FTS)
cy413026的博客
07-25 5057
由COM开头组成的一系列字符，组成了有序集（Ordered Sets），用于链路管理等特殊功能。注意：不同于数据流的字节拆分到各个lane上，有序集是需要在每条lane上同时发送的。前面我们讲过字节流经过字节拆分后分布到不同的lane上发送。Spec要求数据流对齐，PAD字符就是在不对齐的情况下填充用。如下图X8的链路，红色框线中填充了4个PAD字符。SKP、IDL、FTS、EIE字符都是是某个特殊功能有序集的一部分。COM字符用作有序集的首字符。
PCIe学习笔记（26）--- PL - Electrical -- (1)
07-27 2458
对应章节Chapter 13 physical layer electrical link training是以2.5G开始的 一个设备如果支持8G，必须支持2.5G，但非必须支持5G L0 full-on state 差分电路中，保持DC common mode voltage 如果进了electrical idle则会低于一个threshold value
PCIe链路训练基础（一）
weixin_39157278的博客
11-29 1697
2.5GT/s的速率是必须要支持的，而且在每次reset之后都是在这个速率下进行训练的。Recover状态又被称为Link Re-Training，有很多原因会导致状态机进入此状态，例如：从L1状态恢复，变更带宽（改变速率和lane width）等，在这个状态下Link会按照需要被重新训练之后再返回L0状态。链路初始化和训练是基于硬件的行为，依靠的是物理层进行控制。电源管理软件可能会将设备置于低功耗状态（D1，D2，D3hot，D3cold），相应的也会将电源管理状态置位L1或者L2。
PCIE——第 8 章——PCIe 总线的链路训练与电源管理
Y__Yshans的博客
10-11 4997
摘要：PCIE——第 8 章——PCIe 总线的链路训练与电源管理
PCIE协议-4-逻辑物理层-8.0 GT/s及更高数据速率编码
意大利炮修理师的博客
05-27 2420
当PCI Express链路以8.0 GT/s或更高的数据速率运行时，它使用本小节中描述的编码规则：128b/130b编码。为了向后兼容，链路最初在2.5 GT/s数据速率下使用8b/10b编码进行训练到L0，如第4.2.1节所述，然后当数据速率更改为8.0 GT/s或更高时，使用128b/130b编码。128b/130b编码是一种链路范围内的数据包机制和每个通道的块码以及扰乱。数据传输的基本单位是一个8位数据字符，称为符号，如图4-11和图4-12所示。
【毅力挑战】PCIe 每日一问一答（目录篇）
MangoPapa
02-07 2万+
本文意在督促自己持续学习 PCIe。日更长文做不到，但三言两语总该能写出来。一天至少更新一个 PCIe 相关知识点，聚沙成塔、集腋成裘，相信几年下来总能覆盖绝大部分的 PCIe 知识面。本文注定越往后越难更，看我能坚持多久吧。
S4.2.4.3 Electrical Idle Sequence(EIOS)
那么菜的博客
10-21 3173
1.1 EIOS的具体码型1.2 EIOS的识别规则1.3 EIEOS的具体码型当某种状态下，发送器想要进入电器空闲状态的时候，发送器必须发送EIOSQ，也既是：电器Electrical Idle Odered Set Sequence。当然，除非在某些情况下，特殊制定，也是可以不发送EIOSQ的。若当下速率是Gen1/3/4/5, 一个EIOSQ 是由一个 EIOS 组成；若当下速率是Gen2，一个EIOSQ是由2个EIOS组成。（1）8b/10b 编码模式，Gen1/2 当使用8b/10b编码的时候，一
PCIe扫盲（八）
最新发布
Liuqz2009的专栏
09-19 1823
相关的内容只会简单提及，并不会深入地介绍，有兴趣的可以阅读 PCIe Spec V3.0 或者 Mindshare 的相关书籍。总线采用了一种嵌入式时钟的机制，即发送端只向接收端发送数据信号，并不发送时钟信号（时钟信号隐藏在数据信号中）。设备（PCIe 卡和插槽等）都是按照统一的标准实现的，一般不会出现这种情况，因此这一功能是可选的。进行了简单的介绍，关于具体的每一个状态内部是如何实现的，请参考 PCIe Spec 相关章节。因为有的通道的信号可能先到达，有的可能后到达。
第5代PCIe技术PCIe 5.0详解
大隐隐于野
11-28 1万+
尽管 PCIe 4.0 的最终版本是在几年前的 2017 年 6 月完成的，但必备的第 4 代组件的商业化一直持续到 PCIe 5.0 发布日期之后。由于 PCIe 已集成到当今使用的几乎所有类型的计算系统中，PCI Express 5.0 的共生客户和供应链基础设施包括电子、计算、数据存储和电子商务行业中的许多世界上最大的公司。新的 PCI Express 5.0 规范中描述的替代协议也需要全面的测试支持，因为这种改进的多功能性现在允许其他协议利用成熟的 PCIe 物理层堆栈。
PCIe专题学习——5.0（总线电源管理）
笨蛋大乌龟的博客
08-24 3183
之前我们讲了对PCIe的一些基础概念作了一个宏观的介绍，了解了PCIe是一种封装分层协议（packet-based layered protocol),主要包括事务层（Transaction layer), 数据链路层（Data link layer)和物理层（Physical layer）一：电源管理PCIe总线的电源管理包括两方面的内容：一是基于软件控制的电源管理机制，这部分与PCI总线兼容；二是基于硬件控制的电源管理机制, 不需要Host端软件口控制，PCIe链路自主管理。
PCIe5.0均衡简介（整理版）
m0_53559277的博客
01-17 8032
pcie5.0 均衡 equalization
#PCIE# PCIe扫盲——链路初始化与训练基础（三）之LTSSM
jingjiankai5228的博客
12-29 2758
pcie
PCIe学习2-PCIe 均衡技术介绍（电气物理篇）-read2
weixin_44826626的博客
04-08 2425
PCIe 均衡技术介绍（电气物理篇）
一文讲清楚PCIE中的alignment和lock
weixin_57639763的博客
03-09 2186
Symbol lock更多的是针对8b/10b编码的场景来说的，对于128b/130b编码，完成了block alignment，就可以识别出ordered set或者block了，不再需要symbol lock。无论是block alignment，还是symbol lock，基础是需要是先识别出对端发送过来的码流，从对端发送的信号中识别并恢复出各个bit。这个恢复出各个bit的过程就是bit lock。简单来说，就是通过连续的0和1来达到实际上的降频效果，所以说，EIEOS是一种低频的pattern。
PCIe 均衡技术介绍（逻辑物理篇）
热门推荐
MangoPapa
05-02 3万+
近期学习了 PCIe 均衡相关东西，查阅了不计其数的文档。得闲，整理一下，供个人随时查阅，亦供他人参考。
druid.min.idle=40
07-13
"druid.min.idle=40"是Druid中的一个配置属性，用于指定连接池中的最小空闲连接数。 Druid是一个高性能的开源数据库连接池，用于管理数据库连接的创建和释放，以提高数据库访问的性能和效率。 在Druid连接池中，连接的创建和销毁都需要一定的时间和资源，为了避免频繁地创建和销毁连接，可以配置连接池中的最小空闲连接数。 这里的"druid.min.idle=40"表示Druid连接池中最少需要维持40个空闲连接。当连接池中的空闲连接数低于这个值时，Druid会自动创建新的连接，以保持连接池中的空闲连接数量不低于指定的最小值。 通过配置合适的最小空闲连接数，可以在一定程度上提高数据库访问的性能和效率。但是需要注意，设置过大的最小空闲连接数可能会占用过多资源，导致性能下降或资源浪费。 总结起来，"druid.min.idle=40"配置属性指定了Druid连接池中最少需要维持40个空闲连接。这个值可以根据实际需求进行配置，以平衡性能和资源消耗。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

jxdzlgl2018

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值