三段式序列检测器的实现

最新推荐文章于 2024-07-11 13:51:15 发布
最新推荐文章于 2024-07-11 13:51:15 发布
阅读量6.7k 收藏 38
点赞数 3
分类专栏： FPGA
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/limanjihe/article/details/52388486
版权

 

reference :  http://www.cnblogs.com/yulongchen/archive/2013/02/13/2911046.html

　第一次用verilog上机建模，深刻体会到看书所掌握不到的体会。有时候看书无法细心观察到的东西，在敲实验代码的时候，或许能够体现出来。现将第一次的体会记录如下。

还是先将verilog代码写下

 1 /************************************************************************
 2 模块作者：灰色的鱼
 3 编写时间：13:52 2013/2/13
 4 模块功能：对串行输入的数据流进行检测。只要发现10010序列，就立即输出高电平。
 5 *************************************************************************/
 6 module seqdet(x,z,clk,rst_n);
 7 input clk,rst_n;
 8 input x;
 9 output z;
10 
11 reg z;
12 reg [2:0] pstate,nstate;
13 
14 parameter s1=3'd0,
15           s2=3'd1,
16           s3=3'd2,
17           s4=3'd3,
18           s5=3'd4,
19           s6=3'd5;
20         //* 使用热独码会更好些。        

   //第一段： 现态与次态转换  时序电路
21 always @(posedge clk or negedge rst_n)
22 begin
23     if(!rst_n)
24         pstate<=s1;
25     else
26         pstate<=nstate;
27 end
28

   //第二段：各种状态间的跳变。 组合电路
29 always @(pstate or x)
30 begin
31     case(pstate)
32         s1:
33             if(x==1)
34                 nstate=s2;
35             else
36                 nstate=s1;
37         s2:
38             nstate=x?s2:s3;
39         s3:
40             nstate=x?s2:s4;
41         s4:
42             nstate=x?s5:s1;
43         s5:
44             nstate=x?s2:s6;
45         s6:
46             nstate=x?s2:s4;
47         default:
48             nstate=s1;
49         endcase
50 end
51 
   //第三段：确定最终的状态
52 always @(pstate or x or rst_n)
53 begin
54     if(!rst_n==1)
55         z=1'b0;
56     else if(pstate==s5 && x==0)
57                 z=1'b1;
58          else
59             z=1'b0;
60 end
61 
62 endmodule
 

然后是testbench的代码：

  
 1 `timescale 1 ns/ 1 ps
 2 module seqdet_vlg_tst();
 3 
 4 reg clk;
 5 reg rst_n;
 6 wire x;                                             
 7 wire z;
 8 
 9 reg[19:0] data;
10 
11 assign x=data[19];
12                           
13 seqdet i1 (
14   
15     .clk(clk),
16     .rst_n(rst_n),
17     .x(x),
18     .z(z)
19 );
20 
21 initial                                                
22 begin                                                  
23                         
24     clk=0;
25     rst_n=0;
26     #500 rst_n=1; 
27     data=20'b1100_1001_0000_1001_0100;                                                                                              
28     #(100*100) $stop;                     
29 end 
30                                                    
31 always                                                                                                                                        
32     #50 clk=~clk; 
33                                                                                                                                                    
34 always @(posedge clk)
35 begin
36     #2 data={data[18:0],data[19]};
37 end 
38                                                
39 endmodule
 

用Modelsim进行综合前仿真，波形如下：（波形从上到下依次是clk，rst_n，x，z），x用于序列输入，z为检测到"10010"序列之后的输出。

从第一次实验中得到了几点经验，当然在以后的学习之中还需好好注意：

  1. 写testbench时候，`timescale输入问题，t前面的符号是键盘左上角‘1’左边那个键。而3'd0中的符号是引号那个键。这在看书的时候，不细心发现，还不容易察觉。重点是作者也没强调。      (区分单引号与反引号）
  2. 软件问题。话了挺长时间弄软件（指的是Modelsim），加上本身对自己写的代码不是特别自信，所以到了后来才发现软件有问题。按照网络上各种方法医治，都无果。没有办法了，自豪使用免费版本的Modelsim（不过，学习的话真的够用了）。
  3. Verilog的相关语法：

　　　　A． 关于阻塞赋值与非阻塞赋值的用法区别。

　　　　B． assign语句赋值号左边只能是wire类型（只在wire与reg型之中做讨论）。而always快语句中，被赋值的只能是reg类型。

　　4.在Quartus II中进行中文注释时，往往不能直接输入。最好的方法是先在记事本里将注释写好，然后copy到Quartus II里去。

　　5．对数字的写法不要忘记是<位数>’<进制><数字>。

 

扩展1:

reference : http://blog.csdn.net/hyhop150/article/details/51252052    (博客中有CPU的部分，写个不错）

序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中的预设值相同则输出1，否则输出0

问题描述：

状态转换图：

在这里需要注意的是，Mealy状态机和Moore状态机不同，他的输出是由输入与当前状态共同决定的因此有：

实现代码如下：

在设计时值得注意的是，因为目标序列中都存在子序列“10"因此可以有效序列中肯定存在子序列”10“所以可以通过控制状态机的输入输出情况来进行序列检测

测试文件：

initial begin  
        // Initialize Inputs  
        clk = 0;        check = 0;  
        num = 1;        #20;        num = 1;        #20;  
        num = 1;        #20;        num = 1;        #20;  
        num = 0;        #20;        num = 1;        #20;  
        num = 1;        #20;        num = 0;        #20;  
        num = 1;        #20;        num = 1;        #20;  
        num = 0;        #20;        num = 1;        #20;  
        num = 1;        #20;        num = 1;        #20;  
        num = 1;        #20;        num = 1;        #20;  
        num = 0;        #20;        num = 1;        #20;          
    end  
      
   always #1 clk = ~clk;  
    always #10 check = ~check;  

 

仿真结果：
 

 

 

 

扩展2：

reference :   http://www.cnblogs.com/CodeWorkerLiMing/archive/2012/05/22/2513869.html

在数字电路中，FSM(有限状态机)的使用还是比较普遍的，下面举一个序列检测器。

verilog（Detector110.v）代码如下：

  
/*
finite state machine----FSM
implemente file
有限状态机的实例
2012/05/22
Iverilog + GTKWave in windows XP sp3
*/

`timescale 1ns/100ps

module Detector110(input a, clk, reset, output w);
    parameter [1:0] s0 = 2'b00,
                    s1 = 2'b01,
                    s2 = 2'b10,
                    s3 = 2'b11;
    reg [1:0] current;
    //两段式：
    always @ (posedge clk)
        begin
            if(reset)
                current = s0;
            else
                case (current)
                s0:    if(a) current <= s1;
                    else current <= s0;
                s1: if(a) current <= s2;
                    else current <= s0;
                s2: if(a) current <= s2;
                    else current <= s3;
                s3: if(a) current <= s1;
                    else current <= s0;
            endcase
        end
        
        assign w = (current == s3) ? 1 : 0;
endmodule
 

再写一个testbench文件test_tb.v：

/*
finite state machine----FSM
testbench file for Detector110.v
有限状态机的实例
2012/05/22
Iverilog + GTKWave in windows XP sp3
*/

`timescale 1ns/100ps

module test;
    reg aa, clk, rst;
    wire ww;
    Detector110 UUT(aa, clk, rst, ww);
    
    initial
        begin
            aa = 0;
            clk = 0;
            rst = 1;
        end
    
    initial
        repeat (44) #7 clk = ~clk;
    
    initial
        repeat (15) #23 aa = ~aa;
    
    initial
        begin
            #31 rst = 1;
            #23 rst = 0;
        end
    
    always @ (ww)
        if(ww == 1)
            $display("A 1 was detector on w at time = %t,",$time);
            
    initial
        begin            
            $dumpfile("test.vcd");
            $dumpvars;
        end
endmodule
 

写一个批处理文件go.bat：

ECHO OFF
ECHO *********************************
ECHO *        Batch file
ECHO *********************************
ECHO *
ECHO ON
iverilog -o test Detector110.v test_tb.v
vvp -n test -lxt2
cp test.vcd test.lxt
gtkwave test.lxt
 

 执行之后：

E:\lm\verilog\iverilog\MooreState>go.bat

E:\lm\verilog\iverilog\MooreState>ECHO OFF
*********************************
*        Batch file
*********************************
*

E:\lm\verilog\iverilog\MooreState>iverilog -o test Detector110.v test_tb.v

E:\lm\verilog\iverilog\MooreState>vvp -n test -lxt2
LXT2 info: dumpfile test.vcd opened for output.
A 1 was detector on w at time =                 1050,
A 1 was detector on w at time =                 1470,
A 1 was detector on w at time =                 1890,
A 1 was detector on w at time =                 2870,

E:\lm\verilog\iverilog\MooreState>cp test.vcd test.lxt

E:\lm\verilog\iverilog\MooreState>gtkwave test.lxt

之后启动了GTKWave，截图如下：

 哈哈！不错诶！

这里解释一下testbench里的

`timescale 1ns/100ps

这里表明仿真的时间单位为ns，而仿真的时间精度为100ps，即0.1ns，这意味着可以在程序中使用小数的时间值为0.1ns。

 

扩展3：

reference: http://home.eeworld.com.cn/my/space-uid-611861-blogid-255101.html

 

我学习verilog是参考的北航夏宇闻老师《verilog数字系统设计教程》。对其中第15章，例15.1的序列检测器的8个状态表示不能理解到位，自己结合之前学习的数字电路教程，写出了5个状态的状态机实现。现在就我设计的5个状态的状态机做一些说明。希望大家能告诉我夏老师教材中的这8个状态的设计原因以及你的想法。

讨论来自--较复杂时序逻辑实践第15章--夏宇闻

序列检测器10010

在时序逻辑的设计中，我初学常没有直接写出状态转移图的直觉，这次设计，用到了数字电路基础中，设计状态转移表，再去设计状态转移图。这样在设计中，只用到了5个状态，分别是IDLE, S1,S2,S3,S4这四个状态。其中，在化简时，将S5和S2化简成为一个状态S2。

其中各个状态

X：输入

Z：输出（当输入序列为10010时，输出为1，否则为0）

S0(IDLE):没有收到一个有效的数

S1:收到1个有效的数

S2:收到2个有效的数

S3:收到3个有效的数

S4:收到4个有效的数

S5:收到5个有效的数

根据要求，我设计一个mealy型的状态转移图，然后想根据状态转移表，设计有限状态机。

我看到S5和S2状态重叠，则化简状态转移图，将S5和S2合并为S2           

 

新图为

则状态转移图为

在设计有限状态机时候，特别注意抓三点：输入，输出，确立状态（当前状态，下一状态）

这里用独热码来分配状态

IDLE = 5'b00001,

S1  = 5'b00010,

S2  = 5'b00100,

S3  = 5'b01000,

S4  = 5'b10000;

代码如下

//------------------SEQDET.v----------------------------------------

module SEQDET(State,Z,X,Clk,Rst_n

    );

//-------------定义输入输出-----------------

input X,Clk,Rst_n;

output Z;

output [4:0] State;

//------------定义内部寄存器----------------

reg [4:0] State;

wire Z;

//-------------确定状态变量-----------------

parameter IDLE = 5'b00001,

 S1   = 5'b00010,

 S2   = 5'b00100,

          S3   = 5'b01000,

              S4   = 5'b10000;

//---------------实现功能-------------------

assign Z=((State==S4)&&(X==0));//如果第四位正确而且下一位输入变量X是0

always@(posedge Clk)

if(!Rst_n)

begin

State <= IDLE;

end

else

case(State)

IDLE:

if(X==1)

State <= S1;

else

State <= IDLE;

S1:

if(X==0)

State <= S2;

else

State <= S1;

S2:

if(X==0)

State <= S3;

else

State <= S1;

S3:

if(X==1)

State <= S4;

else

State <= IDLE;

S4:

if(X==0)

State <= S2;

else

State <= S1;

default:

State <= IDLE;

endcase

endmodule


 


//--------------------------------代码如下------------------------------------------------------------
`timescale 1ns / 1ps
module SEQDET(State,Z,X,Clk,Rst_n
    );
//-------------定义输入输出-----------------
input X,Clk,Rst_n;
output Z;
output [4:0] State;
//------------定义内部寄存器----------------
reg [4:0] State;
wire Z;
//-------------确定状态变量-----------------
parameter IDLE = 5'b00001,
 S1   = 5'b00010,
 S2   = 5'b00100,
          S3   = 5'b01000,
              S4   = 5'b10000;
//---------------实现功能-------------------

assign Z=((State==S4)&&(X==0));//如果第四位正确而且下一位输入变量X是0

always@(posedge Clk)
if(!Rst_n)
begin
State <= IDLE;
end
else
case(State)
IDLE:
if(X==1)
State <= S1;
else
State <= IDLE;
S1:
if(X==0)
State <= S2;
else
State <= S1;
S2:
if(X==0)
State <= S3;
else
State <= S1;
S3:
if(X==1)
State <= S4;
else
State <= IDLE;
S4:
if(X==0)
State <= S2;
else
State <= S1;
default:
State <= IDLE;
endcase

endmodule


 

//----------------------------------------------测试文件--------------------------------------------
`timescale 1ns / 1ps
`define CLKCYCLE 50
module TEST_SEQDET;

// Inputs

reg Clk;
reg Rst_n;
reg [23:0] data;

// Outputs
wire [4:0] State;
wire Z;
wire X;
assign X=data[23];
// Instantiate the Unit Under Test (UUT)
SEQDET UTEST_SEQDET (
.State(State), 
.Z(Z), 
.X(X), 
.Clk(Clk), 
.Rst_n(Rst_n)
);
always #`CLKCYCLE Clk=~Clk;
initial begin

Clk = 0;
Rst_n = 0;
#100;
#100 Rst_n = 1;
data= 20'b1100_1001_0000_1001_0100;//移位输出
#(`CLKCYCLE*1000)$stop;
end
   always@(posedge Clk)
#2 data={data[22:0],data[23]};
endmodule
 
//---------------------------------------仿真波形----------------------------------------------------

如图，观察波形，确实也实现了序列检测器的功能。
这里有些疑问：
教材的那八个状态是怎么观察分配出来的呢？尤其是F,G这两个状态，是怎么找出来的？
希望浏览过我贴子的FPGA爱好者能给予解答。
 
还有，因为喜欢电子，电子工程世界网站的页面规划还蛮有条有理的，我打算常驻这个论坛了。希望更多的电子爱好者能把一些平时遇到的问题还有经验总结下来。如果可以提供开源的项目代码那是更好了。希望咱们电子界能有好的学习气氛。
 
---------------------------------------------------此帖因为有论坛留言重新编辑---------------------------------------------------------
留言的主要问题是：序列检查器应该能检查出10010，但10010出现后应该有一个信号表明已经发现该序列，但当后面还有010出现时您设计的序列检查器能不能发现这也符合10010序列。虽然这两个相同序列有一部重合。即后面有效序列中的最前的10其实是属于上一个有效序列最后两个比特。您考虑了这个问题了吗？
 
答：我在之前的设计中注意到重叠序列的检测，在代码中用IDLE,S1-S4来避免了重叠序列不能检测出的问题。
 
鉴于ID为夏宇闻的用户在此帖下面留言我重新查看了我的这的这个讨论帖，并再次仿真了波形，用红色记号标出了序列检测器对于重叠序列可以正常检测的结果，现在将仿真结果再附图如下：

开始阶段

中间部分仿真

标记的是信号检测器的输出和输出，X为输入，Z为输出，经过代码设计和仿真观察，我的设计能够检查出重叠序列。

limanjihe
关注
  • 3
    点赞
  • 踩
  • 38
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
FPGA学习记录（4）——三段式序列检测器
qq_41460087的博客
10-25 852
FPGA学习记录 题目四：三段式状态机 题目描述 使用三段式状态机设计一个序列检测器： 当检测到序列“101110”时，输出结果为1，否则输出为0。 要求：画出状态转移图、状态转移表，并且写出对应的三段式状态机代码。（状态转移图与状态转移表手画拍照即可，与设计代码打包） 系统输入时钟clk为100MHz; 低电平复位有效，信号为rst_n； 输入数据信号为data_in; 输出检测结果信号data_out； 设计思路 原理详见FPGA学习记录（2）——序列检测器 序列检测模块代码 module Seque
三段式有限状态机实现序列检测
qq_44766436的博客
03-04 1115
一个采用三段式写法的有限状态机，实现了对序列1110010的检测
10010序列检测器的三段式状态机实现(verilog)
weixin_30872157的博客
08-26 1549
序列检测器是时序数字电路设计中经典的教学范例，夏宇闻的《verilog数字系统设计教程》一书中有这个例子，用verilog设计一个“10010”序列的检测器。看完后我觉得F和G两个状态多余了，并且刚学了三段式状态机的写法，所以改写了这个程序，代码如下： 1 module seqdet(nrst,clk,x,z); 2 input nrst,clk; 3 input x; 4 ...
Verilog-实现基于状态机的序列检测--一段式状态机、二段式状态机、三段式状态机
Anzg256的博客
04-12 3834
将时序逻辑和组合逻辑划分开来，时序逻辑进行当前状态和下一状态的切换，组合逻辑实现输入、输出以及状态的判断，这种写法相对容易维护，不过组合逻辑输出容易出现毛刺等问题。代码易维护，时序逻辑的输出解决了二段式写法中组合逻辑的毛刺问题，但是三段式消耗的资源相对多一点，并且三段式从输入到输出比一段式和二段式会延时一个时钟周期。将所有的逻辑（输入、输出、状态）在一个always块里进行描述，这种写法看起来简单，但对于复杂的状态会容易出错，并且在大型项目中这些代码是不利于维护的。的工作，这就要用到状态机的思想。
【nlp入门实战】one-hot热独编码实现
最新发布
Banana0840的博客
07-11 178
独热编码，又称一位有效编码，其方法是使用N位状态寄存器来对N个状态进行编码，每个状态都有它独立的寄存器位，并且在任意时候，其中只有一位有效。例如：对于性别，只有男和女，使用one-hot来进行表示，有2个不同的选择，长度为2位，表示为：男：10女：01。
简单三段式状态机实验3-Sequence Detect(序列检测)
aodan3459的博客
12-06 419
1、序列检测器的逻辑功能描述：序列检测指的就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个"10010”序列的检测器。设x_in为数字码流输入，z_out为检出标记输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。 2、本次试验的data stream是18'b11_0010_0100_0010_0101，通过循环来给x_in进行赋值。其中还要考虑到重...
序列模三检测器（状态机法设计原理|verilog代码|Testbench|仿真结果）
Loudrs的博客
04-29 3612
对于模三检测器有三种余数分别是0、1、2。当序列每次新增1bit数据时，其实相当于逻辑左移运算，就是在原来的数据上×2,再根据新增的1bit数据与之相加确定下一个状态的余数。例如，即100到1001的过程（即十进制数4到9的过程）：当前数据模三余数为1，在数据右端新增1bit数据1，最后会发现下一状态的余数变为0！
序列检测器verilog实现
09-25
### 序列检测器Verilog实现 #### 概述 本文档主要介绍如何利用Verilog硬件描述语言实现一个能够检测特定比特序列“10010”的检测器。该检测器设计采用两种不同类型的有限状态机（FSM）——摩尔型与米利型，并分别给...
VERILOG三段式状态机，序列检测器
10-20
VERILOG三段式状态机是一种基于Verilog语言实现的状态机，它可以用于实现各种数字电路和系统。而序列检测器是一种特殊的状态机，它可以检测输入序列是否符合特定的模式。在Verilog中，序列检测器可以使用Mealy状态机...
Verilog 实现FSM(序列检测器1101)
田野麦子
11-06 9930
简介： Verilog用一个有限状态机实现1101(可重叠)序列检测器，重点在于有限状态机三段式编码风格的实践。 代码实现： /*---------------------------------- Filename: squence_detector.v Function: 检测序列1101(可重叠检测) Author: Zhang Kaizhou Date: 2019-11-6 15:06:4...
FPGA实现序列检测器两种实现方式（状态机+移位寄存器）
10-29
FPGA实现序列检测器两种实现方式（状态机+移位寄存器）（绝对有用）
序列信号检测器
06-13
序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的相同，则输出 1，否则输出 0。
【IC设计】序列生成器、检测器
m0_51186267的博客
04-30 702
序列生成器在芯片设计和FPGA设计中具有广泛的应用，通过产生各种不同类型的序列，用于测试、验证、通信、加密等多种应用场景。序列检测器在数字系统设计中具有广泛的应用，可用于检测和验证输入序列中的特定模式、事件或错误，保证系统的可靠性和正确性。
3段状态机设计序列检测器
WJC1997的博客
07-29 1816
用3段状态机设计，请给出序列检测码“10110”的检测状态图和verilog code 2.代码实现 /*---------------------------------------------- Filename: sequential_detector.v Function: 检测输入数据中的存在的10110序列 Date: 2021-7-25 ----------------------------------------------*/ module sequential_detect
FPGA- 序列检测器
qq_16606747的博客
11-15 6478
FPGA- 序列检测器序列检测器是时序数字电路设计中经典的教学范例。下面我将用Verilog HDL语言来描述、仿真并实现它。 本次设计实现：设计一个“10010”序列的检测器。设x为数字码流输入，z为检测标记输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。本次设计的码流设置为data=20'b1100_1001_0000_1001_0100.其状态转换图如下面的图片。 状态转移图
verilog——序列检测器设计
笨蛋大乌龟的博客
04-11 1万+
首先要明白的是：序列检测器的作用就是将一个指定的序列从一个数字码流中提取出来，这篇博客要检测的是一个‘11001101’序列。 程序中的data_in数据流输入,当状态为st7的时候认为检测到了‘11001101’序列。输出为1，否则为0。 序列检测采用三段式状态机设计，三段式状态机将时序逻辑和组合逻辑分开，把状态和输出单独列开，方便检查和维护。 序列检测代码：  ...
独热编码（One-Hot Encoding）介绍及实现
热门推荐
天空下的斌的博客
03-21 3万+
在数据处理和特征工程中，经常会遇到类型数据，如性别分为[男，女]（暂不考虑其他。。。。），手机运营商分为[移动，联通，电信]等，我们通常将其转为数值带入模型，如[0,1], [-1,0,1]等，但模型往往默认为连续型数值进行处理，这样其实是违背我们最初设计的，也会影响模型效果。 独热编码便是解决这个问题，其方法是使用N位状态寄存器来对N个状态进行编码，每个状态都由他独立的寄存器位，并且在任意时候，其中只有一位有效。 如自然编码为：0，1 独热编码为：10，01 可以理解为对有m
序列检测器原理及其实现（单次检测及目标序列计数）
qq_40483920的博客
08-14 1万+
序列检测 序列检测主要功能是：将一个指定的序列从数字码流中识别出来，当然也可以实现对指定序列的计数。 序列检测的工具是状态机。 输出只和状态有关，而与输入无关，称为Moore状态机； 输出不仅和状态有关而且和输入有关系，称为Mealy状态机 在进行序列检测之前，需要我们画出状态转换表或者状态转换图。 本次假设我们需要检测 110010 我们画出以下状态表 S0为空闲状态 x为下个输入 这样我们就可以利用状态机写出代码 可看到，我们在最后有个S6的下一个状态没写，S6的下个状态写什么可以实现不一样的功能。
对BOOTH乘法器的理解
limanjihe的专栏
09-02 1万+
reference : http://chengcheng198897.blog.163.com/blog/static/198067355201263033911246/ 在微处理器芯片中，乘法器是进行数字信号处理的核心，同时也是微处理器中进行数据处理的关键部件。乘法器完成一次操作的周期基本上决定了微处理器的主频。乘法器的速度和面积优化对于整个CPU的性能来说是非常重要的。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值