Verilog 赋值

赋值语句

连续赋值assign

针对wire，连线的值时会随着它的驱动源的变化而立刻变化。

过程语句always

针对reg型，
基本格式

always@(敏感信号条件表) 
各类顺序语句；//always里的语句是顺序执行的

always @(a or b)  //a,b也可
always @ (*)
always @(posedge clock or posedge reset)  

1是电平触发，在高或低电平保持的时间内触发，组合电路。
2 是组合逻辑电路的描述方式；为了防止考虑不周全带来一些操作失误，用*表示全部