(16)ZYNQ FPGA AXI4-stream DATA FIFO IP核(学无止境)

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1 应用领域

AXI4-stream DATA FIFO主要是PS与PL交互数据时使用。

2 AXI4-stream DATA FIFO IP核

FIFO如图1所示。


图1 

3 AXI4-stream DATA FIFO IP核配置

Component Name:器件名字。
FIFO depth:FIFO深度。
Enable packet mode:使能包模式
Asynchronous Clocks:异步时钟
Synchronization Stages across Cross Clock Domain Logic:一般默认即可。
ACLKEN Conversion Mode:选择ACLKEN信号的转换模式。
FIFO接口配置如下:
TDATA width:数据位宽
Enable TSTRB:使能控制
Enable TLAST:使能控制
TID width (bits):位宽设置
TDEST width (bits):位宽设置
TUSER Width (bits):位宽设置

4 AXI4-stream DATA FIFO 接口信号
 
M_AXIS_tdata:数据
M_AXIS_tkeep:数据有效位
M_AXIS_tlast:最后一个数据有效
M_AXIS_tvalid:数据有效
S_AXIS_tready:空闲状态

5 结束语

希望对你有帮助,如果遇到问题,可以一起沟通讨论,邮箱:jhqwy888@163.com。

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宁静致远dream

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