2024年第五届“华数杯”全国大学生数学建模竞赛 A题详细思路代码

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摘要

一、 问题重述

二、 问题分析

三、 模型假设

五、 模型的建立与求解

六、 模型的评价

七、 参考文献

八、 附录

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2022年优秀论文

摘要

芯片在我们日常生活中的使用十分广泛，但是芯片的制造工艺十分复杂，尤其是数

字芯片。作为数字时钟芯片中的一种重要结构，环形振荡器在设计过程中有三个重要指

标需要考虑：速度、面积、功耗。由于三个指标是互相牵制的，即在相同的制造工艺（制

程）以及相同的电路条件下，一般来说，速度越快，晶体管尺寸越小，但是功耗越高。

本题将分别以上述三种指标作为最主要设计目标，分别求解不同目标下的最优设计方案。

针对问题一， 该题旨在分析设计指标与输出频率之间的关系，以此求解出在不同设

计方案下环形振荡器的输出频率的具体数值。结合参考文献[1]和[3]，我们建立了 基于

一阶分析法的输出频率求解模型 以及基于 频率稳定的输出频率求解模型 用于求解输出

频率。这两个模型的原理相似，但在部分参数处理上略有不同，因此，我们将两个模型

求解得到的输出频率的均值作为输出频率的最终计算结果。

针对问题二， 该题要求在给定环形振荡器的输出频率和反相器个数的条件下，以环

形振荡器的面积最小作为主要设计目标，求解最优设计方案。为此，我们以 51 个反相

器构成的环形振荡器面积最小为目标，建立目标函数，以题目已知参数的取值或范围作

为约束条件，建立了 非线性规划模型 。为了求解该优化问题，我们利用 粒子群算法 进行

求解。考虑到粒子群算法的计算结果具有随机性，我们进行了 1000 次实验，选择环形

振荡器所需面积最小的一组解作为最优解。最终计算出在环形振荡器的输出频率为

10MHz，反相器个数为 51 时，使得环形振荡器所需面积最小的晶体管尺寸为：NMOS 的

𝑊 = 2.513𝑢𝑚 ， 𝐿 = 60𝑛𝑚 ；PMOS 的 𝑊 = 11.007𝑢𝑚 ， 𝐿 = 60𝑛𝑚 ，此时面积最小值为

3.0496 × 10 −10 𝑚 2 。

针对问题三， 该题要求在给定环形振荡器的输出频率的条件下，以环形振荡器的功

耗最小作为主要设计目标，求解最优设计参数。为了求解该问题，我们以环形振荡器所

需功耗最小为目标，建立目标函数，以题目已知参数的取值或范围作为约束条件，建立

了 非线性规划模型 。为了求解该优化问题，我们利用了 遗传算法 求解最优解，最终计算

出在环形振荡器的输出频率为5MHz时，使得环形振荡器所需功耗最小的晶体管尺寸为：

NMOS 的 𝑊 = 220.6𝑛𝑚 ， 𝐿 = 481.4𝑛𝑚 ；PMOS 的 𝑊 = 181.4𝑛𝑚 ， 𝐿 = 481.4𝑛𝑚 ，反相器的

个数为 3 个，此时功耗最小值为 1.31 × 10 −5 𝑚 2 。

针对问题四， 该题需要求解在满足功耗最小的前提下，环形振荡器最优的布图方案。

因此，我们首先利用问题三的方法求解得到输出频率为 2KHz 时，满足功耗最小时环形

振荡器的设计方案。在此条件下，建立了一个 考虑缺陷率模型的多项目晶圆布图规划模

型 ，利用 HQ-GVOCO 算法 求解最优布图，同时采用自适应的 模拟退火算法 ，解决了求解

过程中可能陷入局部最优的问题。最后，建立了一个 线性规划模型 求解得到第 7 个芯片

位置上最多安放 8418 个环形振荡器。

关键词： 非线性规划模型、粒子群算法、遗传算法、HQ-GVOCO 算法、模拟退火算法

一、 问题重述

1.1 问题背景

在我们日常生活中，数字芯片的使用十分广泛。不论是在手机、电脑还是家用电器

领域都离不开数字芯片。现如今，随着数字芯片工艺尺寸的不断缩小，数字芯片的优化

设计变得越来越重要。

数字时钟芯片中的一种重要结构是环形振荡器。速度、面积、功耗是其设计需要考

虑的三个重要指标。其中，速度是指电路运行的时钟频率；面积是指电路的物理实现需

要占用硅片的面积；功耗是指电路工作所消耗的能量。

如果只考虑这三个指标中的任意一个指标，那么一般来说，速度越快，能处理的数

据量越多；面积越小，芯片成本越低；功耗越低，发热量越低。因此，我们希望制造出

速度快、面积小、功耗低的芯片。但这三个指标并不是相互独立的，它们互相牵制，即

在相同的制造工艺（制程）以及相同的电路条件下，速度越快，晶体管尺寸越小，但功

耗也越高。因此，如何平衡三个指标之间的关系，设计出更优的芯片是一个需要我们不

断思考的问题。

1.2 问题提出

在此背景下，要求我们根据相关文档说明考虑以下四个问题：

（ 1 ）问题一已知了环形振荡器的频率公式以及反相器工作时的电流公式，需要我们根

据环形振荡器的不同设计方案求解出对应的输出频率。

（ 2 ）问题二以面积最小作为主要设计指标，要求我们在满足环形振荡器的输出频率

是 10MHZ ，反相器个数为 51 的条件下，求解能够使得环形振荡器所需面积最小的 NMOS

和 PMOS 的尺寸。

（ 3 ）问题三以功耗最小作为主要设计指标，要求我们在满足环形振荡器的输出频率 f

是 5MHZ 的条件下，求解能够使得环形振荡器所需功耗最小时的晶体管尺寸以及反相

器个数。

（ 4 ）问题四已知了一种拼版规则，且已知现有 7 块芯片，其中 6 块芯片面积固定，剩

余一块芯片面积待定。在第 3 问的前提下，求解在输出频率为 2KHz 时，如何设计环形

振荡器的尺寸，在追求功耗最小的前提下力求第 7 个芯片位置上安放更多的环形振荡

器。

二、 问题分析

2.1 问题一的分析

在问题一中，需要求解不同设计方案的环形振荡器的输出频率。由题干中的公式

1 (2 )

pd

f n t

= 

可知，在我们已知了不同设计方案的环形振荡器中反相器的个数 n 时，要

求得输出频率 f 只需要求得单级反相器的延迟时间

。而要想求解单级反相器的延迟

时间

，由反相器传播时延的一阶分析法可知，

(ln 2 2) ( )

pd eqp eqn L

t R R C

=  +

，因此要求

解 t pd 则需要分别求解出 PMOS 管的平均导通电阻 R eqp 、 NMOS 管的平均导通电阻 R eqn 、

负载电容 C L 。

由题目已知条件可知，反相器的负载电容

与下一级栅极面积成正比，为 3.137

，由此根据不同设计方案中已知的 PMOS 管与 NMOS 管的宽度与长度的数据，

即可求出负载电容

。同样，根据 MOS 晶体管的平均导通电阻的计算公式，即可计算

出 PMOS 管的平均导通电阻

与 NMOS 管的平均导通电阻

。由此，我们可以根据

反相器传播时延的一阶分析法，计算得到不同设计方案的环形振荡器的输出频率。此外，

我们还可以结合参考文献 [1] 中的理论推导求解输出频率。为了降低单个模型存在误差的

风险，我们取两种模型求解结果的平均值作为最终输出频率的结果。

2.2 问题二的分析

问题二需要求解在环形振荡器的输出频率

为 10MHZ ，反相器个数为 51 时，能够

使得环形振荡器所需面积最小的晶体管尺寸。因此我们可以将 51 个反相器构成的环形

振荡器面积最小作为目标，建立目标函数，将环形振荡器的输出频率、晶体管的最大最

小栅长等条件作为约束，建立一个非线性规划模型。为了求解该非线性规划问题，我们

可以利用粒子群优化算法，通过调用 MATLAB 自带的粒子群函数 particleswarm 函数来

求解模型的最优解。考虑到粒子群算法得到的结果具有一定的随机性，因此我们重复大

量实验，取求解得到的环形振荡器面积最小的一组值作为最优解。

2.3 问题三的分析

问题三需要求解在环形振荡器的输出频率

为 5MHZ 时，能够使得环形振荡器所需

功耗最小的晶体管尺寸以及反相器个数。通过查阅相关文献资料，我们知道反相器的功

耗包括电容充放电引起的动态功耗

、 NMOS 与 PMOS 同时导通（过渡区）引起的功

耗

以及静态功耗

三部分。通过计算以及相关理论推导，我们发现 NMOS 与 PMOS

同时导通（过渡区）引起的功耗 P dp 以及静态功耗

在理想条件下是不存在的，在实际

应用场景中也可以控制在限定范围之内，因此在建模时只需要考虑电容充放电引起的动

态功耗

。以环形振荡器所需功耗最小作为目标，建立目标函数，将环形振荡器的输

出频率、晶体管的最大最小栅长等条件作为约束，建立一个非线性规划模型。为了求解

该非线性规划问题，我们可以采用遗传算法来求解最优解。

2.4 问题四的分析

问题四给出了一个拼版规则，且现有 7 块芯片，其中 6 块芯片面积固定剩余一块

芯片面积待定。在第三问的前提下，求解在输出频率为 2KHz 时，如何设计环形振荡器

的尺寸，在追求功耗最的前提下力求第 7 个芯片位置上安放更多的环形振荡器。对于

这一问题，因为题目要求在追求功耗最的前提下进行方案设计，因此，我们可以先利用

第三问的方法求解出功耗最小时单个环形振荡器的最优设计方案。然后结合与多项目晶

圆（ MPW ）相关的专业文献，建立考虑缺陷率模型的多项目晶圆布图规划模型，利用

HQ-GVOCO 算法求解最优布图，同时采用模拟退火流程，通过接受不满足条件的中间

布图方法，跳出了局部最优解。最终求解出最优的布图方案使得第 7 个芯片位置上能

够安放更多的环形振荡器。

三、 模型假设

➢ 假设一： 假设 NMOS 和 PMOS 都工作在理想情况下， NMOS 与 PMOS 同时导通（过

渡区）引起的功耗 P dp 以及静态功耗 P static 均可以忽略。

五、 模型的建立与求解

六、 模型的评价

6.1 模型的优点

1. 问题一在建立模型时使用了两种模型进行结果的计算，考虑到单个模型可能存在的误

差，取两个模型结果的均值作为最终结果，减少了误差。

2. 问题二在利用粒子群算法求解模型时，调用了搜索过程中采用自适应的邻域模式的粒

子群函数 particleswarm 函数来求解模型的最优解，能够避免在搜索过程中陷入局部最

优。同时，还考虑到粒子群算法的计算结果具有随机性，因此进行了大量重复实验，再

取最优解，使得求解结果更加准确。

3. 问题四在建模时考虑了传统模拟退火算法在该模型中运用时可能存在的陷于局部最优

解中的问题，建立了自适应的模拟退火算法，避免了该问题的产生，具有创新性。

6.2 模型的缺点

1. 在计算环形振荡器的功耗时忽略了 MOS 与 PMOS 同时导通（过渡区）引起的功耗

以及静态功耗

，因此计算结果与真实值之间可能存在一定误差。

2. 问题二和问题三在模型求解时均采用的是启发式的算法，计算结果具有不稳定性和不

可重现性，因此所求得的结果不一定是最优解，可能只是一个接近最优解的结果。

七、 参考文献

[1] 汪东旭 孙艺 . 一种频率稳定的改进型 CMOS 环形振荡器 [J]. 微电子学 1999(05):67-70.

[2] Chen Y G Tsao H W Hwang C S. A Fast-locking All-digital Deskew Buffer with Duty

cycle Correction[J]. IEEE Transactions on Very Large Scale Integration Systems 2012 21(2):

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[3] 周润德，数字集成电路——电路、系统与设计，北京：电子工业出版社， 2004.

[4] 张腾 史峥 廖海涛 . 考虑缺陷率模型的多项目晶圆布图规划算法 [J]. 计算机工

程 2014 40(04):258-261+268.

[5] Wang Lei Lin Leibo Chen Hongyi. An Implementation of Fast-locking and Wide-range

11-bit Reversible SAR DLL[J]. IEEE Transactions on Circuits and Systems II: Express Briefs

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[6] 容 允 祚 . 低 噪 声 CMOS 数 字 锁 相 环 设 计 [D]. 电 子 科 技 大

学 2022.DOI:10.27005/d.cnki.gdzku.2022.003006.

[7] 张腾 . 多项目晶圆布图规划与切割算法研究 [D]. 浙江大学 2013.

[8] 刘皓 景为平 . 一种频率可调 CMOS 环形振荡器的分析与设计 [J]. 电子器件 2006

29(4): 1023-1026.

八、 附录

8.1 附录一：问题一两个模型求解的具体结果

表 5 和表 6 分别展示了利用基于一阶分析法的输出频率求解模型和基于频率稳定的

输出频率求解模型求解得到的环形振荡器在不同设计方案下输出频率的结果。

表 5 利用模型一求解的输出频率计算表