LPDDR5x上电及初始化

图1 上电控制需求

图2 初始化流程 

图2上方有Ta~Tn的时间戳，下面介绍步骤时要引用，请自行对应。

1) 通电时（Ta之后），建议RESET_n为LOW（≤0.2 x VDD2H），所有其他输入应在VILmin和VIHmax之间。SDRAM输出保持在High-Z，而RESET_n保持在LOW。表1提供了电源电压上电要求。VDD1必须在与VDD2H相同的时间或更早的时间上电。VDD2H必须在与VDD2L相同的时间或更早的时间上电。VDD2L必须在与VDDQ相同的时间或更早地上电。

表1 电源上电条件

2） 在完成电压上电（Tb）之后，RESET_n必须保持为LOW（低）。DQ、DMI、WCK_t和WCK_c、RDQS_t、CK_t、CK _c和CA电压电平在电压斜坡期间必须在VSS和VDDQ之间，以避免锁存。CS电平要求等于或小于ViLPD Max，以防止在tINIT2的起始点之前发生故障。

3） 从Tb开始，RESET_n必须保持LOW至少tINIT1（Tc），之后RESET_n可以被释放为HIGH（Tc）。

4） 几乎在RESET_n被释放的同时，CK_t和CK_c需要开始以差分形式翻转。

5） 在CS接收到一个翻转（Te）之前，CK需要翻转（Td）并保持稳定至少tINIT4。

6） 在tINIT4之后，至少等待tINIT5以发出任何MRR或MRW命令（Tf）。当发出第一个命令（Tf）时，时钟频率必须在为tCKb定义的范围内。在系统被适当配置之前，一些AC参数（例如，tWCKCK）可能具有宽松的时序（例如tWCKCKb）。

7） 由于LPDDR5初始ZQ校准是在上电后自动完成的，因此应发出ZQ Latch命令。在满足tZQLAT（Th）后，应通过发出MRW命令（命令总线训练模式），对命令总线（内部VREF（CA）、CS和CA）进行高速操作训练。此命令用于校准SDRAM的内部VREF，并将CS/CA与CK对齐以实现高速操作。LPDDR5 SDRAM将通电，接收器配置为低速操作，VREF（CA）设置为默认出厂设置。在命令总线训练完成之前，在高于tCKb的时钟速度下的正常SDRAM操作可能是不可能的。

注1：命令总线训练MRW命令使用CA总线作为校准数据流的输入，并在DQ总线上异步输出结果。

8） 在命令总线训练之后，DRAM控制器必须执行WCK2CK调平。当MR18-OP[6]为高（Tk）时，启用WCK2CK调平模式。完成WCK2CK调平后，确定tWCK2CK，即CK与WCK的关系，并进行WCK2CK同步。将以优化的裕度执行操作。

9） WCK2CK调平后，DQ总线（内部VREF（DQ）、WCK和DQ）应使用命令真值表中描述的训练命令（RD FIFO/WT FIFO/RD DQ Calibration）并通过发出MRW命令来调整VREF（RQ）（Ti），进行高速操作训练。LPDDR5 SDRAM将通电，接收器配置为低速操作

VREF（DQ）设置为默认出厂设置。在DQ总线训练完成之前，不应尝试以高于tCKb的时钟速度进行正常SDRAM操作。Read DQ Calibration（读取DQ校准）命令与FIFO Write/Read（FIFO写入/读取）命令一起使用，以在不干扰存储器阵列内容的情况下训练DQ总线。

10） 在Tn，LPDDR5 SDRAM准备好进行正常操作，并且准备好接受任何有效命令。此时应写入之前未设置用于正常操作的任何其他寄存器。

 表2 初始化时序参数