【Verilog】9 结构建模

本章讲述Verilog HDL中的结构建模方式。结构建模方式用以下三种实例语句描述：
• Gate实例语句
• UDP实例语句
• Module实例语句
第5章和第6章已经讨论了门级建模方式和 UDP建模方式，本章讲述模块实例语句。

9.1 模块

9.2 端口

模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型（即
wire类型）。但是，端口可被显式地指定为线网。输出或输入输出端口能够被重新声明为 reg型
寄存器。无论是在线网说明还是寄存器说明中，线网或寄存器必须与端口说明中指定的长度
相同。下面是一些端口说明实例。

9.3 模块实例语句

9.3.1 悬空端口

9.3.2 不同的端口长度

9.3.3 模块参数值

1. 参数定义语句

2. 带参数值的模块引用

9.4 外部端口

内部端口

9.5 举例