![](https://img-blog.csdnimg.cn/20190927151043371.png?x-oss-process=image/resize,m_fixed,h_224,w_224)
JESD79-5
【从零单排】DDR5标准协议
逍遥自在行
熬夜吞枸杞
知识搬运工
展开
-
【JESD79-5之】14 DDR5模块Rank和Channel的时序(DDR5 Module Rank and Channel Timings )
【代码】【JESD79-5之】14 DDR5模块Rank和Channel的时序(DDR5 Module Rank and Channel Timings )原创 2023-08-25 20:19:53 · 619 阅读 · 0 评论 -
【JESD79-5之】13 电气特性和交流时序(Electrical Characteristics & AC Timing )
用于计算时间参数的软件算法受到来自许多来源的舍入误差的影响。例如,一个系统可能使用一个标称频率为2200 MHz的内存时钟,或者一个时钟周期为0.454545…ns。类似地,一个内存时钟频率为2800 MHz的系统在数学上产生的时钟周期为0.357142…ns。在大多数情况下,不可能精确地表示小数点后的所有数字,并且必须进行舍入,因为DDR5 SDRAM规范为时间参数建立了1 ps的最小粒度。必须定义舍入规则,以便在不违反设备参数的情况下优化设备性能。原创 2023-08-25 20:16:53 · 253 阅读 · 0 评论 -
【JESD79-5之】12 输入/输出电容(Input/Output Capacitance)
【代码】【JESD79-5之】12 输入/输出电容(Input/Output Capacitance)原创 2023-08-25 20:03:15 · 107 阅读 · 0 评论 -
【JESD79-5之】11 IDD, IDDQ, IPP规格参数和测试条件(IDD, IDDQ, IPP Specification Parameters and Test conditions)
【代码】【JESD79-5之】11 IDD, IDDQ, IPP规格参数和测试条件(IDD, IDDQ, IPP Specification Parameters and Test conditions)原创 2023-08-25 19:57:15 · 1829 阅读 · 0 评论 -
【JESD79-5之】10 速度档位(Speed Bins)
DDR5 Speed Bins and Operations原创 2023-08-25 19:26:16 · 214 阅读 · 0 评论 -
【JESD79-5之】9 AC & DC输出测量电平和时序(AC & DC Output Measurement Levels and Timing)
Rj:服从高斯分布的随机性抖动;Dj:有界限的确定性抖动。DDR5 设备输出抖动不能超过表 461 中指定的最大值。原创 2023-08-25 19:20:44 · 286 阅读 · 0 评论 -
【JESD79-5之】8 AC & DC 输入测量标准(AC & DC Input Measurement Levels)
时钟被驱动到DRAM,可以通过L/RDIMM模块的RCD来实现,也可以通过U/SODIMM模块的主机来实现(图184)。接收机DQS(脉冲)输入电压灵敏度测试提供了在没有码间干扰(ISI),抖动(Rj, Dj, DCD)和串扰噪声的情况下测试接收机对不同输入电压的灵敏度的方法。接收机数据输入电压灵敏度测试提供了在没有符号间干扰(ISI),抖动(Rj, Dj, DCD)和串扰噪声的情况下测试接收机对不同输入电压的灵敏度的方法。原创 2023-08-21 19:32:13 · 240 阅读 · 0 评论 -
【JESD79-5之】7 AC & DC全局定义(AC & DC Global Definitions)
本节介绍了比特误码率( BER )和所需统计置信水平的概述。BER 的概要,及期望的统计置信水平。本文档描述了与Rx Stressed Eye, Tx DQS Jitter, Tx DQ Jitter and Input Clock Jitter协议规范中定义的Jitter参数相关的UI and NUI Jitter 定义。如果在时间点t1、t2、…、tn-1、tn、...、tK处计算或测量了多个UI边沿,其中K是采样的最大数量,则任意时刻“n”的UI抖动定义如图175所示,其中T为理想的UI大小。原创 2023-08-21 17:29:00 · 113 阅读 · 0 评论 -
【JESD79-5之】6 AC & DC工作条件(AC & DC Operating Conditions)
6.2 推荐DC工作额定值史上最牛总结!电源完整性设计请看这一篇_电子开发圈的博客-CSDN博客_电源完整性设计原创 2023-08-21 17:13:29 · 202 阅读 · 0 评论 -
【JESD79-5之】5 片上终端-5(On-Die Termination for Loopback Signals)
【代码】【JESD79-5之】5 片上终端-5(On-Die Termination for Loopback Signals)原创 2023-08-21 16:36:36 · 183 阅读 · 0 评论 -
【JESD79-5之】5 片上终端-4(On-Die Termination for CA, CS, CK_t, CK_c)
【代码】【JESD79-5之】5 片上终端-4(On-Die Termination for CA, CS, CK_t, CK_c)原创 2023-08-21 16:33:38 · 189 阅读 · 0 评论 -
【JESD79-5之】5 片上终端-3(Dynamic ODT)
【代码】【JESD79-5之】5 片上终端-3(Dynamic ODT)原创 2023-08-21 16:30:05 · 444 阅读 · 0 评论 -
【JESD79-5之】5 片上终端-2(ODT Modes, Timing Diagrams and State Table)
【代码】【JESD79-5之】5 片上终端-2(ODT Modes, Timing Diagrams and State Table)原创 2023-08-21 16:13:19 · 476 阅读 · 0 评论 -
【JESD79-5之】5 片上终端-1(On-Die Termination for DQ)
【代码】【JESD79-5之】5 片上终端-1(On-Die Termination)原创 2023-08-21 16:01:36 · 399 阅读 · 0 评论 -
【JESD79-5之】3 功能描述-4(Mode Register Definition)
Mode Register Read(MRR)命令用于从DDR5-SDRAM寄存器中读取配置和状态数据。MRR命令在CS_n和CA [13:0]处于命令真值表定义的正确状态时启动。模式寄存器地址操作数(MA [7:0])允许用户选择256个寄存器之一。模式寄存器内容在突发的第二个8 UI中可用,并在MRR命令后的RL之后重复在所有DQ上。为避免潜在的最坏情况,每个奇数DQ位(表示为!)的内容都应该被反转。突发中的数据(BL0-7)应该是“0”或“1”,其中“1”表示后面的UI(BL8-15)的内容被反转。原创 2023-08-18 20:11:40 · 629 阅读 · 0 评论 -
【JESD79-5之】3 功能描述-3(RESET and Initialization Procedure)
【代码】【JESD79-5之】3 功能描述-3(RESET and Initialization Procedure)原创 2023-08-18 19:38:54 · 267 阅读 · 0 评论 -
【JESD79-5之】3 功能描述-2(Basic Functionality)
【代码】【JESD79-5之】3 功能描述-2(Basic Functionality)原创 2023-08-18 19:23:13 · 231 阅读 · 0 评论 -
【JESD79-5之】3 功能描述-1(Simplified State Diagram)
【JESD79-5之】3功能描述原创 2023-08-18 16:07:41 · 174 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-43(IO Features and Modes)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-43(IO Features and Modes)原创 2023-08-18 16:00:53 · 115 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-42(ackage Output Driver Test Mode (Optional))
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-42(ackage Output Driver Test Mode (Optional))原创 2023-08-18 15:53:54 · 83 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-41(Refresh Management (RFM))
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-41(Refresh Management (RFM))原创 2023-08-18 15:45:14 · 462 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-40(Duty Cycle Adjuster (DCA))
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-40(Duty Cycle Adjuster (DCA))原创 2023-08-18 15:38:27 · 578 阅读 · 1 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-39(CA_ODT Strap Operation)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-39(CA_ODT Strap Operation)原创 2023-08-18 16:10:04 · 344 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-38(loopback)
Loopback需要两个输出引脚(一个单端Loopback strobe LBDQS和一个单端Loopback数据LBDQ)。Loopback引脚的引脚分配位置定义为LBDQS的A9和LBDQ的A1。Loopback的默认RTT状态为RTT_OFF,由MR36:OP[2:0] = 000B指定。在这个状态下,LBDQS和LBDQ输出都被禁用。原创 2023-08-18 16:10:25 · 817 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-37(CRC)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-37。原创 2023-08-12 14:11:49 · 622 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-36(ECC Transparency and Error Scrub)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-36。原创 2023-08-12 13:54:24 · 692 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-35(On-Die ECC)
图127中显示的ECC块包括ECC校验位生成器、综合器、综合解码和校正器。校验位生成器和综合器块是由H矩阵完全确定的。综合解码块执行以下功能:零综合 => 无错误非零综合与H矩阵的某一列匹配 => 翻转相应的比特位非零综合不匹配H矩阵的任何列 => 检测到未纠正错误 (DUE)原创 2023-08-12 12:10:59 · 323 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-34(Write Pattern Command)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-34。原创 2023-08-12 12:07:49 · 260 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-33(2N mode)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-33。原创 2023-08-12 12:02:31 · 1121 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-32(tDQS2DQ offset due to temperature and voltage variation)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-32。原创 2023-08-12 11:56:03 · 288 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-31(DQS interval oscillator)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-31。原创 2023-08-12 11:53:37 · 723 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-30(decision feedback equalization)
在数据速率大于等于3200MT/s时,由于符号间干扰(ISI)而引起的信号衰减预计会增加,并且DRAM引脚处的数据眼预计会闭合。由于内存子系统中存在许多阻抗不匹配点,导致内存通道非常反射,因此预计反射引起的ISI会增加。传统的使用输入眼掩码来表征接收器的方法已经不再足够。DDR5需要使用均衡来帮助在数据被接收器锁存后改善(或打开)数据眼。选择了4个延迟的决策反馈均衡(DFE)来帮助均衡DQ信号,而不会放大由插入损耗和反射引起的噪声,这是其他均衡技术(例如CTLE)的常见副作用。原创 2023-08-12 11:45:02 · 293 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-29(post package repair)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-29。原创 2023-08-12 11:38:02 · 690 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-28(VrefDQ calibration specfication)
【代码】4 DDR5 SDRAM命令描述和操作-28。原创 2023-08-12 11:28:51 · 464 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-27(VrefCS training specfication)
【代码】4 DDR5 SDRAM命令描述和操作-27。原创 2023-08-12 11:24:17 · 290 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-26(VrefCA training specfication)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-26。原创 2023-08-12 11:19:15 · 617 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-25(VrefCS command)
如果需要,在训练CS_n和CA总线与CK相关的时序之前,应设置VrefCS。为了实现这一点,DDR5-SDRAM将支持一个专门用于设置VrefCS的单个UI命令(类似于VrefCA)。通过使用这个命令,可以避免通过发送一个2UI MRW命令来设置定时和/或默认的VrefCS设置的问题,并使主机能够延长CA信号的建立和保持时间。此外,VrefCS命令将支持多个周期的CS_n断言。多个周期的CS_n断言确保DRAM将在至少一个上升的CK_t/CK_c边沿期间捕获VrefCS命令。原创 2023-08-12 11:11:13 · 150 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-24(VrefCA command)
在训练CS_n和CA总线与CK相关的时序之前,必须先设置VrefCA。为了实现这一点,DDR5-SDRAM将支持一个专门用于设置VrefCA的单个UI命令。这避免了通过发送一个2UI MRW命令来设置定时和/或默认的VrefCA设置的问题,同时使主机能够延长CA信号的建立和保持时间。此外,VrefCA命令将支持多个周期的CS_n断言。多个周期的CS_n断言确保DRAM将在至少一个上升的CK_t/CK_c边沿期间捕获VrefCA命令。原创 2023-08-12 11:07:21 · 246 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-23(ZQ calibration commands)
【代码】【JESD79-5之】4 DDR5 SDRAM命令描述和操作-23。原创 2023-08-12 11:03:59 · 268 阅读 · 0 评论 -
【JESD79-5之】4 DDR5 SDRAM命令描述和操作-22(connectivity test(CT) mode)
DDR5内存设备支持连接性测试(CT)模式,旨在极大地加快对PC板上DDR5内存设备与SoC上的内存控制器之间引脚互连电气连续性的测试速度。CT模式被设计为与任何边界扫描设备无缝配合使用,对于所有DRAM设备,无论密度和接口宽度如何,都需要使用CT模式。这适用于x4、x8和x16接口宽度。原创 2023-08-12 11:00:00 · 280 阅读 · 0 评论