【JESD79-5之】11 IDD, IDDQ, IPP规格参数和测试条件(IDD, IDDQ, IPP Specification Parameters and Test conditions)

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11.1 IDD, IPP and IDDQ测量条件

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在本章中,定义了IDDIPPIDDQ测量条件,如测试负载和模式。
图213显示了IDDIPPIDDQ测量的设置和测试负载。

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IDD电流(IDD0, IDDQ0, IPP0, IDD0F, IDDQ0F, IPP0F, IDD2N, IDDQ2N, IPP2N, IDD2NT,IDDQ2N, IPP2N, IDD3P, IDDQ3N, IPP3N, IDD3P, IDDQ3N, IPP3N, IDDQ4R, IDDQ4W, IPP4W, IDD4W, IDDQ4W, IPP4W, IDD5F, IDDQ5F, IPP5F, IDD5B, IDDQ5B,IPP5B, IDD6N, IDD6E, IDDQ6E, IPP6E, IDD7, IDDQ7, IPP7, IDD8, IDDQ8, IPP8)测量为时间平均电流,将DDR5 SDRAM的所有VDD球连在一起。IDD电流不包括IDDQ电流和IPP电流。
IDDQ电流是将被测DDR5 SDRAM的所有VDDQ球连在一起,以时间平均电流测量的。IDDQ电流不包括任何IDDIPP电流。
IPP电流是将被测DDR5 SDRAM的所有VPP球连在一起时测量的时间平均电流。任何IDDIDDQ电流都不包括在IPP电流中。

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注意:IDDQ值不能直接用于计算DDR5 SDRAMIO功率。它们可用于支持模拟IO功率与实际IO功率的相关性,如图214所示。

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对于IDDIPPIDDQ测量,适用以下定义:
“0”和“LOW”定义为VIN <= VILAC(max)。
“1”和“HIGH”定义为VIN >= VIHAC(min)。
“MID-LEVEL”定义为输入VREF = 0.75 * VDDQ。
表TBD提供了用于IDDIPPIDDQ测量环模式的时序。
基本IDDIPPIDDQ测量条件如表491所示。
详细的IDDIPPIDDQ测量环模式见表492502。
在正确初始化和训练DDR5 SDRAM后进行IDD测量。这包括但不限于设置:
RON = RZQ/7 (MR534欧姆);
RTT_NOM = RZQ/6 (MR3540欧姆);
RTT_WR = RZQ/2 (MR34120欧姆),仅在IDD4IDD7测量期间,RTT_OFF用于所有	其他IDD测量;
RTT_PARK =禁用在MR33MR34;
Qoff = 0B(输出缓冲区启用)MR5;
MR5禁用TDQS_t;
MR50禁用CRC;
MR5禁用DM;
MR2启用1N模式,除非IDDIDDQIPP模式的条件定义中另有规定;
注意:在开始实际的IDDIDDQIPP测量之前,至少需要执行一次IDDIPPIDDQ测量循环模式。
TCASE定义为0 - 95°C,除非表491中另有说明。
对于所有IDDIDDQIPP测量回路时序参数,请参考规范中定义的时序参数来计算所需的nCK。

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11.2 IDD0, IDDQ0, IPP0模式

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在运行所有bank、BGCID地址时,以最紧凑的时序执行激活和预充电命令。

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11.3 IDD0F, IDDQ0F, IPP0F模式

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在运行所有bank、BGCID地址时,每个tRC时间执行四个Active和PreCharge命令。

11.4 IDD2N, IDD2P, IDD3N, IDD3P模式

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在以预定义的模式运行所有C/A频脚时,执行DESELECT命令。

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11.5 IDD2NT, IDDQ2NT, IPP2NT, IDD3NT, IDDQ3NT, IPP3NT模式

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在运行所有C/A bits时,执行Non-Target WRITE命令模拟Rank to Rank时序。

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11.6 IDD4R, IDDQ4R, IPP4R模式

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在运行所有bank、BGCID地址时,以最紧凑的时序执行READ命令。

11.7 IDD4W, IDDQ4W, IPP4W模式

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在运行所有bank、BGCID地址时,以最紧凑的时序执行WRITE命令。

11.8 IDD5模式

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以最小的tREFI1执行Refresh(所有banks)命令。

11.9 IDD5B, IDDQ5B and IPP5B模式

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以最小的tRFC1执行Refresh(所有banks)命令。

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11.10 IDD5C, IDDQ5C and IPP5C模式

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以最小的tRFCsb执行Refresh(同一bank)命令。

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11.11 IDD6模式

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11.12 IDD7, IDDQ7 and IPP7模式

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在运行所有bank、BGCID地址时,以最紧凑的时序执行ACTVATE, READ/A命令。
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### 回答1: JESD79-5B是一种电子行业标准,用于描述DDR5(第五代双数据速率)存储器模块的规范和技术要求。DDR5是一种高速、高密度的存储器技术,它比DDR4具有更快的数据传输速度和更高的容量。 要下载JESD79-5B,首先需要访问JEDEC(电子元器件行业协会)的官方网站。 JEDEC是制定和发布JESD标准的组织,它提供了包括JESD79-5B在内的各种标准的相关信息和下载链接。 在JEDEC的官方网站上,我们可以找到关于JESD79-5B的详细描述、技术要求、测试方法等。通常,这些信息以PDF文件的形式提供,可以直接在线阅读,也可以下载到本地计算机中。 要下载JESD79-5B,我们可以通过点击下载链接或指定的下载按钮来获取PDF文件。该文件将开始下载到我们选择的目录或计算机中。 一旦下载完成,我们就可以打开该文件,阅读其中的内容。JESD79-5B的文件通常包含着关于DDR5存储器模块的规范、接口定义、物理尺寸、电气特性、时序要求、测试要求等详细信息。这些数据将对设计、制造和使用DDR5存储器模块的技术人员非常有用。 总而言之,要下载JESD79-5B,只需要访问JEDEC的官方网站,找到相关标准的页面,然后点击下载链接即可获取相关PDF文件。 ### 回答2: JESD79-5B是一种技术标准,用于定义通信系统中数据传输的电气特性。它是由JEDEC Solid State Technology Association制定的,旨在确保高速通信接口的互操作性和可靠性。 JESD79-5B标准主要涉及到应用于计算机、服务器、网络设备等领域的高速串行通信接口。该标准规定了物理层电气特性、传输速率、时钟信号、信号幅度、接收器特性等相关参数和要求。这些参数和要求的制定是为了确保数据在传输过程中的正确性和完整性,减少误码和干扰。 通过遵循JESD79-5B标准,设备制造商可以确保他们的产品在传输数据时能够与其他符合该标准的设备互通,从而实现数据的高速传输和稳定性。此外,该标准还可以为设备的设计、测试和验证提供指导和参考,以确保设备在不同环境和使用条件下都具备一致的性能和可靠性。 总而言之,JESD79-5B是一种用于定义高速串行通信接口电气特性的技术标准。它的制定旨在保证设备之间的互通性和数据传输的可靠性,提供统一的设计和测试指导。通过遵循该标准,设备制造商可以确保他们的产品在高速通信领域具备稳定可靠的性能。

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