【JESD79-5之】2 DDR5 SDRAM封装，引脚描述和寻址-2(pinout description)

2.6 引脚描述

时钟：CK_t和CK_c是差分时钟输入。所有地址和控制输入信号在CK_t的正沿和CK_c的负沿交叉处进行采样。

芯片选择（Chip Select）：当CS_n被设置为高电平时，所有命令都会被屏蔽。在具有多个rank的系统中，
CS_n用于外部rank选择。CS_n被视为命令代码的一部分。CS_n还用于低功耗模式进入和退出。

输入数据屏蔽（Input Data Mask）：DM_n是用于写入数据的输入屏蔽信号。在写入访问期间，
当DM_n与相应的输入数据在低电平上同时采样时，输入数据会被屏蔽。DM_n在DQS的两个边沿上进行采样。
对于x8设备，通过MR5:OP[5]=1启用DM_n的功能。x4设备不支持DM。

命令/地址输入：CA信号根据命令真值表提供命令和地址输入。注意：由于某些命令是多周期的，
因此在同一总线上的设备之间可能不能交换引脚。

低有效电平异步复位（Active Low Asynchronous Reset）：当RESET_n为低电平时，复位是激活状态；
当RESET_n为高电平时，复位是非激活状态。在正常操作期间，RESET_n必须为高电平。
RESET_n是一个CMOS电平信号，其高电平和低电平分别为VDDQ的80%和20%。
数据输入/输出：双向数据总线。如果通过模式寄存器启用了CRC，则CRC码将添加到数据突发的末尾。

数据时钟脉冲（Data Strobe）：在读取数据时为输出，在写入数据时为输入。与读取数据边沿对齐，
在写入数据中心对齐。对于x16位的数据，DQSL对应于DQL0-DQL7上的数据；
DQSU对应于DQU0-DQU7上的数据。数据时钟脉冲DQS_t、DQSL_t和DQSU_t分别与差分信号DQS_c、DQSL_c和
DQSU_c配对，以在读取和写入过程中向系统提供差分对信号。
DDR5 SDRAM仅支持差分数据时钟脉冲，不支持单端信号。

终端数据时钟脉冲（Termination Data Strobe）：TDQS_t/TDQS_c仅适用于x8位的DRAM。
当通过MR5:OP[4]=1启用时，DRAM将在TDQS_t/TDQS_c上启用与DQS_t/DQS_c相同的终端电阻功能。
当通过MR5:OP[4]=0禁用时，DM_n/TDQS_t将根据MR5:OP[5]提供数据屏蔽功能；TDQS_c不使用。
x4/x16位的DRAM必须通过MR5:OP[4]=0禁用TDQS功能。

警报：如果CRC中存在错误，则Alert_n引脚在一段时间内变为低电平，然后恢复为高电平。
在连通性测试模式下，此引脚作为输入使用。是否使用此信号取决于系统。
如果未连接为信号，则必须将ALERT_n引脚与电路板上的VDDQ连接。

连通性测试模式使能：对于x4、x8和x16设备是必需的。当此引脚为高电平时，将启用连通性测试模式操作
以及其他引脚。它是一个CMOS的全摆幅信号，交流高电平和低电平分别为VDDQ的80%和20%。
是否使用此信号取决于系统。此引脚可以通过弱拉低电阻器将DRAM内部拉低到VSS。

镜像（Mirror）：用于通知SDRAM设备，其正在配置为镜像模式与标准模式不同。当MIR引脚连接到VDDQ时，
SDRAM内部会将偶数编号的CA与下一个更高的奇数编号的CA进行交换。
通常，如果不需要CA镜像，则MIR引脚必须连接到VSSQ。
镜像对应示例：CA2与CA3（不是CA1），CA4与CA5（不是CA3）。
请注意，CA[13]功能仅适用于特定密度（包括堆叠）的DRAM组件。
如果不使用CA[13]，考虑是否使用MIR的情况下，其焊球位置应连接到VDDQ。

命令和地址反转：当CAI引脚连接到VDDQ时，DRAM内部反转所有CA信号上的逻辑电平。
通常，如果不需要CA反转，则CAI引脚必须连接到VSSQ。

命令和地址的ODT。如果该引脚连接到VSS，则应用A组设置；如果该引脚连接到VDDQ，则应用B组设置。

回环数据输出：该设备的输出通过MR53:OP[4:0]中定义的回环输出选择（Loopback Output Select）进行。
当启用回环时，它处于驱动器模式，并使用回环功能部分描述的默认RON。
当禁用回环时，根据MR36:OP[2:0]的设置，该引脚要么终端化，要么处于高阻态（HiZ）。

回环数据触发器：这是一个单端触发器，其上升沿与回环数据边缘对齐，下降沿与数据中心对齐。
当启用回环时，它以驱动器模式工作，并使用回环功能部分描述的默认RON。
当禁用回环时，根据MR36:OP[2:0]的设置，该引脚要么终端化，要么处于高阻态（HiZ）。

电源完整性概述_老明同志的博客-CSDN博客_电源完整性设计

(2条消息) 电源完整性概述_老明同志的博客-CSDN博客_电源完整性设计

mirrored mode?

从DDR5开始引入物理管脚来管理，通知DRAM颗粒它的双数CA和下一个单数CA进行了swap，
在DDR4阶段是通过SPD里来通知CPU来知道外接的内存进行了mirror，并且没有这么大量的管脚被mirror。
至于要做管脚mirror的原因，应当也是两rank下fly by安装模式的时候，为了CA信号能够尽可能地走线
方便，减少stub优化信号质量。

CAI?

让DRAM内部翻转CA信号，在UDIMM和SODIMM上都未使用这个，在DDR4阶段有些设计会使用DMI信号，
是用来翻转Data Bus上的电平，为了减少功耗，不清楚CAI信号是否也是降低功耗的考虑。

CA_ODT?

C&A信号的匹配电阻的配置管脚。DDR5开始将CA/CS/CK信号的终端电阻放入DRAM die中，
并将上拉电阻能力分为两类——Group A较弱，Group B较强。
CA_ODT接到VSS表示Group A，接到VDD则表示Group B。这样的好处是明显的，在应用中不需要再为DRAM添加
终端电阻了。一个实例如下，最左边DRAM的CA_ODT接VDD，除此之外的接到VSS。

Loopback功能?

LBDQ/LBDQS。Loopback功能，将DRAM收到的数据再直接发送出去，不受读写命令的影响，
可能在以后会有一些应用，但目前我只想到回环数据让CPU再收到这个信号来看看整个链路的信号质量。
这一信号也没有出现在DIMM侧，所以目前应当是暂时用不到这个功能，可能后续的应用更新才会使用吧。