【亚稳态、建立时间和保持时间】亚稳态的产生原因、危害及解决方法

一、亚稳态的产生原因

如图所示，当 sys_clk 时钟信号上升沿踩到 Rx 信号的变化间隙时，此时输出的 Rx_reg1 信号就会出现亚稳态，其输出信号就会出现震荡、毛刺或者固定在某一电压值，而不是等于 D 端输入的值，经过震荡之后，Q 端会输出 0 或者 1。

出现亚稳态的原因：

在信号输入到寄存器的时候，建立时间Tsu和保持时间Th不满足条件。

这里就涉及到建立时间和保持时间的概念。

建立时间：

时钟信号上升沿到来之前，输入信号数据需要维持一定时间的稳定状态，这个“一定时间”就是建立时间。

保持时间：

时钟信号上升沿到来之后，输入信号数据也需要保持一定时间的不变，这个“一定时间”就是保持时间。

如上图所示，在时钟信号上升沿到输出信号出现毛刺时，这段时间为寄存器的延时时间 Tco。

Q端输出的信号不稳定的状态时间称为决断时间Tmet，因为在这段时间要决断接下来为 1 还是 0。

二、亚稳态的危害

如何亚稳态不解决，这个亚稳态会一直向下面传播，如果后面是一堆组合逻辑，这个亚稳态就会消除不掉，会一直抖动，这样就会严重影响数据提取和处理，因此要消除亚稳态。

三、如何消除亚稳态

需要使用到寄存器，为什么要用寄存器呢？因为寄存器本身就具有稳定亚稳态的作用，因此经过一个寄存器，亚稳态就会好很多，因为经过一个寄存器后，它的抖动时长即决断时间Tmet会缩短，因此会采用多个寄存器的方式，也就是通常说的多打几拍。

从左图可以看出来，如果延时一拍，即通过一个寄存器后，时钟信号的上升沿是处于决断时间当中的，此时的延时信号数据仍然不行，当经过n个寄存器后，可以看到左图决断时间变短，当决断时间小于一个完整的时间周期时，这时候亚稳态对实验工程的影响就很小了。

四、其他补充

如果单比特信号从高速时钟域同步到低俗时钟域，如果采用打拍的方式，会出现数据漏采的情况，所以一般使用脉冲同步或者握手信号的方式实现信号的同步。但是多比特信号如果经过跨时钟域处理时，一般会进行格雷码的编码，然后进行打拍处理，或者使用FIFO、RAM来进行数据的同步。