基于Quartus II 的PLL IP核模块

最新推荐文章于 2025-04-12 19:06:03 发布
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分类专栏： FPGA 文章标签： 服务器 运维
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版权

一、创建PLL IP核

Tools — MegaWizard Plug-In Manager — 于如下页面进行相关设置

 ps： 若进行仿真，需添加altera_mf模块

二、顶层模块编写

module pll_ip(
	input sys_clk,
	input sys_rst,
	output clk_100m,
	output clk_100m_180d,
	output clk_50m,
	output clk_25m
);

wire locked_sig;
wire rst_n;
assign rst_n = sys_rst & locked_sig; // reset signal for other modules

// pll_clk with high reset
pll_clk	pll_clk_inst (
	.areset (~ sys_rst ),
	.inclk0 ( sys_clk ),
	.c0 ( clk_100m ),
	.c1 ( clk_100m_180d ),
	.c2 ( clk_50m ),
	.c3 ( clk_25m ),
	.locked ( locked_sig )
	);

A. 仿真

三、基于modelsim进行仿真

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使用Quartus II 18.1软件创建PLL IP核
YangTianCream的博客
07-28 5092
这里写自定义目录标题0 创建要求1 创建环境2 开始2.1 新建一个工程2.2 创建PLL IP核例化完成，插卡按实例代码参考 0 创建要求 新建一个工程，在工程里添加一个PLL的IP，并在顶层模块完成例化，实现100MHZ的输入时钟，分频为50M，100M，200M，400M。 1 创建环境 Quartus II版本：Quartus Prime Pro 18.1 处理器：Intel® Core™ i7-7700K CPU @ 4.20GHz 2 开始 2.1 新建一个工程 建立文件夹*
基于Quartus II 的FIFO IP核模块
mccree618的博客
08-26 694
异步FIFO IP核
QuartusII调用 PLL_IP核方法（Mega Wizard）
九里明兮
06-02 1789
IP核：ASIC或FPGA中预先设计好具有某种功能的电路模块，参数可修改，目的在于提高开发效率。QuartusII软件下IP核调用方式：Mega Wizard插件管理器（常用）、SOPC构造器、DSP构造器、Qsys设计系统例化。PLL（Phase Lockded Loop，锁相环）常用IP核之一，可对输入时钟信号进行任意分频、倍频、相位、占空比调整。Altera 模拟锁相环，优点：信号稳定度高，相位连续可调，延时连续可调；缺点：受温度、电磁辐射影响，可能失锁。
Quartus II的IP核调用及仿真测试
最新发布
qq_74234033的博客
04-12 1357
IP核就是知识产权核或知识产权模块的意思，在EDA技术开发中具有十分重要的地位。美国著名的Dataquest咨询公司将半导体产业的IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。IP主要分为软IP、固IP和硬IP。软IP是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品——掩膜。[1]
Quartus II使用PLL教程
05-28
本教程为作者根据自己的实践经验所写，也具有通用性，通俗易懂，希望开发初学者能够得到帮助。
PLL IP（quartus）
weixin_43709778的博客
10-21 2289
首先创建一个名为 ip_clk_wiz 的工程，在 IP Catalog 下找到 ALTPLL IP 核， 也可以直接在搜索框中输入 ALTPLL 找到它。
超详细的quartusⅡ调用PLL IP核过程与原理讲解，实现倍频
guorui的博客
06-28 1万+
超详细的quartusⅡ调用PLL IP核过程与原理讲解，实现倍频任务要求quartusⅡ 调用pll ip核的过程ip核的选择ip核参数的设置模式的选择后续ip核参数设置编写.v文件、测试文件与do仿真文件编写.v文件编写测试文件编写do文件仿真结果 任务要求 输入为50MHz的时钟信号，要求使用pll 产生一个150MHz核80MHz的输出信号，并包含90度与80度的相移 quartusⅡ 调用pll ip核的过程 ip核的选择 首先选择ip核，在右边的 IP-Catalog目录里输入PLL，选择ALT
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标题中提到的“quartusii的PLL IP核分频和倍频”指向了FPGA设计中的一个重要技术，即相位锁定环（Phase-Locked Loop，PLL）的分频和倍频功能。在深入讨论之前，有必要先解释一下几个相关术语。 **相位锁定环（PLL）...
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quartus Ⅱ 12.1 使用教程（1） 怎样调用PLL 核
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step1 这里我新建一个名为PLL的工程如下所示，准备调用一个PLL核 step2 点击菜单栏上的TOOls下拉菜单中的魔法棒 step3 在弹出的对话框中点击Next step4 这里我们选择输出文件类型选择为Verilog HDL，输出IP核名称为PLL_out,单击I/0下拉选择ALTPLL。 (注意：这里我的工程名为PLL所以起的PLL核的名称不能和...
QuartusⅡ配置锁相环（PLL）
FY11111111的博客
12-25 658
9、配置输出时钟，选择Enter output clock frequency这一选项，在后方直接输入所需输出的时钟就可以。如果选择Enter output clock parameters这一选项，就需要输入分频倍频的数据，得到最终需要输出的时钟频率。同时也要注意②③④这几个地方的配置，④是文件的存储位置，自主选择。10、如果需要多个输出时钟，就勾选C1、C2、C3、C4界面选择Use this clock。4、配置输入时钟，根据自己所使用的板子的系统时钟配置。5、这一页的选项保持默认。
FPGA开发部分IP核例化详解
09-02
常用的存储器IP核（ROM,RAM,FIFO）,分频器IP核，加减法IP核，基础的TestBench编写 pll pll_inst( .areset(rst), //低电平复位 .inclk0(clk_in), //输入始终频率 .c0(clk_out), //分频后输出的时钟 .locked(locked)); //areset和locked可以省略不用
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PLL主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。鉴相器检测输入信号与VCO输出信号的相位差，并输出一个与相位差成正比的电压信号。该信号经过环路滤波器滤除高频噪声后，作为控制电压输入到VCO，调整其振荡频率，使输出信号的相位逐渐接近输入信号的相位，直至两者相位锁定。PLL是FPGA重要的资源，不同FPGA的PLL 是不一样。以我们开发板的Cyclone IV为例，它有两个PLL，每个PLL可以提供5路输出。
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练习使用Altera FPGA 内的 PLL IP核： 思路：将clk_50M倍频到clk_100M，然后观察100M时钟。 1、生成PLL的核例化文件，然后调用。 点击NEXT之后，等一会会跳出如下界面： 单击Finish 就完成了设置。 添加文件到该工程。有对话框就点Yes. 完成之后，可以看到下图： 然后： 打开PLL文件，看...
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1.使用原理图进行顶层设计 1).首先设计好两个模块文件，在导航窗口Files下显示了已经设计好的文件 2).分别选中每个文件，右键创建为元件 3).创建块设计文件 4).空白处右键insert或者单击箭头所指图标，也可以直接在空白处双击左键，调出元件库。自己创建的元件默认在project下显示。选中元件，确定。 5).光标放在引脚末端会自动变为连线模式，按住左键拖动到下一个连接点松开，...
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Quartus 调用PLL IP核仿真 简要介绍在Quartus中调用PLL IP核进行仿真。PLL（Phase Lock Loop）是锁相环，简单地说就是能够将一种频率的信号转换为另一种频率的信号。本文主要介绍PLL IP核的产生，Test Bench文件的编写和对IP核的仿真。
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### 如何在Quartus中使用和仿真除法器IP核 #### 配置除法器IP核 在Quartus环境中，创建新的项目之后，通过调用IP Catalog来添加所需的除法器IP核。选择合适的参数设置对于确保功能正确至关重要。这包括但不限于输入数据宽度、输出精度以及是否启用流水线选项等[^1]。 #### 生成IP核文件 完成上述配置后，点击Generate按钮以生成相应的HDL代码和其他必要的支持文件。这些文件会被自动加入到当前工程当中，便于后续的设计集成工作。 #### 编写测试平台代码 为了验证除法器的功能，在顶层模块之外还需要构建一个简单的测试平台(Testbench)。下面给出了一段基于Verilog的示例代码用于模拟8位二进制整数之间的相除操作： ```verilog `timescale 1ns / 1ps module tb_divider(); reg clk; reg reset_n; wire [7:0] quotient; // Instantiate the divider core here with appropriate port connections initial begin $dumpfile("divider.vcd"); $dumpvars(0, tb_divider); clk = 0; forever #5 clk = ~clk; // Generate clock signal at 200MHz frequency reset_n = 0; @(posedge clk); @(posedge clk); reset_n = 1'b1; // Apply stimulus to inputs and observe outputs after some delay. // Example input values can be set as follows: // Your instantiation of divider should go here... repeat (10) @(posedge clk); // Wait for several cycles before applying new stimuli or ending simulation. $finish; end endmodule ``` 请注意，实际应用中的实例化语句需按照所选具体型号的要求填写，并连接好各个信号端口[^3]。 #### 运行仿真并分析结果 利用ModelSim或其他兼容工具加载编译后的设计文件及测试向量，启动运行直至结束。查看波形窗口内的变化情况判断逻辑运算是否符合预期；如有必要可进一步调整源码重试直到满意为止。
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