论文写作 8: 关键词的写法

已于 2022-12-08 21:35:32 修改
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分类专栏： 论文写作 文章标签： 算法 线性代数 论文写作
于 2021-11-18 19:19:40 首次发布
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本文探讨了在现代搜索引擎及词云技术普及前，关键词如何作为检索论文的重要手段。即便当前已有全文检索技术，关键词仍不可或缺，常作为摘要的补充出现，并介绍了关键词的选择标准与分类。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

在现代搜索引擎 (包括词云) 开发之前, 关键词是用于检索论文的一种重要的方式. 虽然现在人们可以进行全文检索, 但关键词仍然很常用.

  • 关键词常被看作摘要的一种补充
  • 一般需要 3–5 个关键词
  • 关键词一般由 1–3 个单词构成
  • 将关键词按照字母表排序
    Distinguishability, ensemble learning, mapping, multi-instance learning, self-reinforcement
  • 有些期刊支持两类关键词
    • index term: 由期刊提供, 只能从投稿网站给定的列表选择
    • keywords: 作者自己按需写
SystemVerilog HVL：断言（System Verilog Assertion, SVA）介绍
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父亲经常告诉我要夹着尾巴做人。
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SystemVerilog Assertion（SVA）是 SystemVerilog 硬件描述语言的一个重要扩展，它提供了一种形式化的方式来描述和验证硬件设计的属性和行为。断言是对设计属性的一种描述，它定义了在特定条件下设计应该满足的行为。如果在仿真或形式验证过程中，设计的行为不符合断言所定义的属性，那么断言就会失败，从而提示设计中可能存在的问题。例如，在一个简单的加法器设计中，我们可以使用 SVA 来断言：当两个输入信号有效时，输出信号应该等于两个输入信号之和。
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system Verilog assert 断言总结
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SystemVerilog Assertion(SVA)–断言 断言概述 一言以蔽之:断言是设计属性的描述。 如果一个在模拟中被检查的属性(property)不像我们期望的那样表现，那么这个断言失败。 如果一个被禁止在设计中出现的属性在模拟过程中发生，那么这个断言失败。 一系列的属性可以从设计的功能描述中推知，并且被转换成断言。这些断言能在功能的模拟中不断地被监视，从而可以得知设计的功能是否正确。 断言是一个“观测员”，它可以观测程序的状态，但它不会改变代码本身。 SystemVerilog集成了断言并且能
System Verilog断言
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断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列的故障上会产生警告或者错误提示。 断言用来检查模拟序列行为或者激励生成的正确性，断言作为功能验证的一种重要手段，可以脱离测试用例而覆盖测试点，所以断言覆盖率可以是功能覆盖率的一部分，完善的断言能为全面的功能覆盖率尺度打下良好的基础。 断言两个重要的时间点：采样时刻和匹配时刻，断言在 preponed 域采样，在observed 域执行检查
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第2章 SystemVerilog断言 XtremeDV2018-04-19 17:42:065026收藏15 分类专栏：SVAsystem verilogSystemVerilog Assertions 2.1什么是断言？ 一个断言是一个检查你设计的规范，你要确保永不违反。如果规范被违反，您希望看到失败。 下面给出一个简单的例子。每当FRAME_无效（即变为高）时，最后数据相位（LDP_）必须被置位（即变为低）。这种检查对于纠正给定接口的功能是必不可少的。 SVA语言被...
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