1.在使用ILA的核时,不能只把需要测试的信号连接到ILA,还必须设置成端口,不然会在编译时被删除,但是不会报错,只会警告,而且在波形调试界面看不到信号。应该连接成下图这样。
2.JTAG的工作频率应该设置成CLK频率的分频数。
3.对于两个不同时钟域的信号,使用两个ILA后,综合时自动将DBG_HUB的CLK连接到频率更高的那个时钟,导致烧程序到片上时报错如下:
在XDC文件里面手动加了一句
connect_debug_port dbg_hub/clk [get_nets FIFO_wr_clk]
后,编译时将CLK连接到了指定的时钟上面。烧写程序后也通过了,出现了两个ILA界面,使用FIFO_wr_clk的ILA工作正常,但是第二个ILA运行时出错。
调试发现是因为PLL的输出100MHz时钟没有。