1 Verilog中的随机种子 在Makefile文件中需要加入: SEED=$(shell date+%s) ./simv+plusargs_save+seed=$(SEED) 2 VCS支持自动随机种子 执行simv文件时候,可以加入: 加入随机种子,./simv + rseed -l sim.log随机种子值固定(100),./simv + seed=100 -l sim.log