浅谈芯片验证中的仿真运行之 命名空间

我们知道，SV语言和C++ 语言有相似地方，C++ 里面比较经典的一些特性，当然SV 要借鉴过来。本章节，讲述SV 里面的命名空间问题。对于简单的验证环境而言，或许不用怎么介意，但是相对于大型设计的验证环境而言，了解这个问题，能够很好的帮助我们搭建成熟、稳定的TB 环境。

根据IEEE 1800-2017 Standard for Systemverilog 参考书，SystemVerilog共有8个命名空间，其中两个为整体全局，两个为编译单元域内全局，剩余四个为局部，具体描述分别如下：

英文名字	中文名字	范围
definitions name space	定义命名空间	全局
package name space	包命名空间	全局
compilation unit name space	编译单元域命名空间	某编译单元域
text macro name space	文本宏命名空间	某编译单元域
module name space	模块命名空间	局部
block name space	块命名空间	局部
port name space	端口命名空间	局部
attribute name space	属性命名空间</