Candence allegro 创建等长的方法

随着源同步时序电路的发展，越来越多的并行总线开始采用这种时序控制电路，最典型的代表当属目前炙手可热的DDRx系列。下图这种点到点结构的同步信号，对于攻城狮来说，设置等长约束就非常easy了图片。

But，对于有4、6、8、、、等多颗DDR芯片的ACC同步信号来说，要设置等长约束简直就是一场噩梦图片，不仅信号数量较多，而且拓扑结构十分复杂，于是，加班就这么不愉快的产生了。

对于多负载的信号来说，在Allegro中通常有两种令攻城狮们喜闻乐见图片的等长设置方法：

一、【拓扑模版法】

1、对NetGroup提取拓扑模版，设置好模版的等长约束参数。

2、软件会十分智（sha）能（sha）的自动映射到该NetGroup下的每一根信号。

然而，这样做可能会存在令人头疼图片的问题：

（1）有的信号所接负载与模版不一样时，