【HDLBits刷题】Dff8r

Create 8 D flip-flops with active high synchronous reset. All DFFs should be triggered by the positive edge of clk.

写一个带reset高电平有效复位的D触发器（时钟是上升沿触发）

另外最好把在过程语句中的变量设置成reg格式，比如此处的q。（赋值语句左边的）

module top_module (
    input clk,
    input reset,            // Synchronous reset
    input [7:0] d,
    output [7:0] q
);
    always @(posedge clk)begin // 注意不是always @(posedge clk or posedge reset)
        if(reset == 1)
            q <= 8'd0;
        else
            q <= d;
    end
endmodule

always的用法：

1、对组合电路进行描述时，需要把全部的输入信号列入敏感事件列表

2、对时序电路进行描述时，需要把时间信号和部分输入信号列入敏感事件列表；至于需要把那些输入信号列入敏感事件列表中，需要具体问题具体看。