解决vivado synthesis后原理图模块被综合掉的问题

最新推荐文章于 2022-06-20 14:31:13 发布
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分类专栏： Verilog/VHDL 文章标签： vivado synthesis 原理图
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_26598019/article/details/83388132
版权

解决方法：
1、在顶层例化模块时，即使某些输入端没作用，也要例化，并赋值；
2、查看模块与模块间的引脚是否全部正确定义，wire类型也要定义。

dwade122
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关于VIVADO出现大量模块被优化的问题
hsjabc的博客
01-18 1348
随后进行综合，可是综合后查看资源发现大部分资源被优化，生成report查看，例化两次的模块内，大部分子模块被优化，尤其是未使用部分功能的第二次例化模块，内部模块几乎全被优化了，而且与例化模块存在信号交互的其余模块也被优化掉了大部分资源。附：个人觉得可能和因为代码习惯也有很大问题，因为原代码中，未使用功能和使用功能中许多信号放在同一个always模块或状态机里，故因为不使用功能的io被屏蔽，导致未使用功能的代码被优化，从而影响到了使用功能。
Vivado综合实现工程后部分模块被综合掉的问题
qq_56969733的博客
11-21 1767
在进行工程实现时，可能也有和我一样出现资源大幅降低的情况，如果你是在做资源优化阶段，可能你会突然激动，我居然降低了这么多资源，但是在查看到底降低了哪些资源的时候不开心了，自己的一个模块被优化掉了。3、代码设计错误，在保证前两个都没问题的情况下，哪个模块消失了就去看和这个模块相关的信号大概率能够发现问题的关键。1、信号未定义，在进行模块级联时，连接的数据信号未定义或者未正确连接。2、输出无用，也就是未将电路新城回环，没有使用模块输出的数据信号。
【V003】vivado 综合后查看原理图，多个模块被综合掉
热门推荐
chenmy
06-11 2万+
问题：vivado 综合后查看原理图，多个模块被综合掉原因就是：顶层例化，连线忘记定义废了我好长时去找原因，刚开始我只查找连线连上了没，但是没有看连线是否定义，orz~写代码要逐渐形成流程习惯，形成习惯后，便不会留下这低级失误流程：首先定义信号，位宽再例化检查标点符号...
vivado电路综合后模块消失
lanzhishao的博客
05-09 5362
电路仿真后模块消失问题 编写了tb文件进行仿真时，仿真的结果是正确的，但是进行综合后，代码中某一个模块直接消失掉了。这个问题之前也出现过。这次找了一下问题。 一定是因为代码的问题，不是仿真软件综合的锅。 1、顶层例化的时候有没有定义所有的信号，有没有把所有的信号线都连接在一起。 2、会出现一个critical warning 大概说是某个端口出现多重驱动，我们看一下综合后的电路也可以发现，很多信号会直接接地，或者直接拉高。这其实就是由于多重驱动导致的，可以先看一下RTL级文件有没有出现什么多重驱动（某一个端
关于Vivado综合后中间信号被优化解决方法
m0_45187166的博客
06-20 3854
在verilog编写中，有时候会遇到在vivado中综合后时序仿真一些中间信号被优化，就会乱码或者信号表现不正常。
vivado高层次综合手册
11-05
Chapter 1: High-Level Synthesis Introduction to C-Based FPGA Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 Understanding Vivado HLS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 Using Vivado HLS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 Data Types for Efficient Hardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 Managing Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Design Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129 RTL Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Exporting the RTL Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193 Chapter 2: High-Level Synthesis C Libraries Introduction to the Vivado HLS C Libraries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202 Arbitrary Precision Data Types Library. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202 HLS Stream Library. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 HLS Math Library . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226 HLS Video Library. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236 HLS IP Libraries. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253 HLS Linear Algebra Library. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278 HLS DSP Library . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295 Chapter 3: High-Level Synthesis Coding Styles Introduction to Coding Styles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297 Unsupported C Constructs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297 C Test Bench. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302 Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312 Loops. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314 Arrays . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324 Data Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333 Hardware Efficient C Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363 C++ Classes and Templates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382 Assertions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390 SystemC Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393 Send Feedback High-Level Synthesis www.xilinx.com 5 UG902 (v2015.4) November 24, 2015 Chapter 4: High-Level Synthesis Reference Guide Command Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414 GUI Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484 Interface Synthesis Reference. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488 AXI4-Lite Slave C Driver Reference. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507 HLS Video Functions Library . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521 HLS Linear Algebra Library Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580 HLS DSP Library Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 589 C Arbitrary Precision Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605 C++ Arbitrary Precision Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619 C++ Arbitrary Precision Fixed-Point Types. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 638 Comparison of SystemC and Vivado HLS Types. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 662 Appendix A: Additional Resources and Legal Notices Xilinx Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670 Solution Centers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670 Training Resources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671 Please Read: Important Legal Notices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671
vivado使用笔记（1）--防止信号被综合优化dont touch
小李李的专栏
04-28 1万+
发现综合后一个模块一直被优化掉，学习了ug901文档，有相关的描述： DONT_TOUCH Verilog Examples 信号上防止被优化 Verilog Wire Example (* dont_touch = “yes” *) wire sig1; assign sig1 = in1 & in2; assign out1 = sig1 & in2; 模块上防止被优化 Ve...
VIVADO防止综合器优化个别信号的方法
woreaixuexi123的博客
01-07 3009
最近在使用VIVADO的过程中遇到了本人刻意插入的延时门单元在综合布线时被综合器优化掉的问题，变相的修改了设计初衷，因此，找到了几种防止综合器优化的办法 官方解答参考UG903 page 147 1、 信号前面将keep hierarchy选择YES ，或者选择soft（在综合时保持层次），这样有利于你从模块中找到你想抓取的信号和信号名不被更改。 2、 信号前面使用 (* KEEP = “{TRUE|FALSE |SOFT}” *)，可以防止信号被综合掉，但是无法防止在布局布线的时候优化掉
vivado下ECO操作-不重新综合实现修改属性并生成.bit
07-28 3326
ECO即engineer change order，即工程变更指令，可以对设计做局部小改动并只对改动部分重新布局布线并生成.bit。在一个工程动辄编译几个小时情况下，可以在调试中节省大量时间。比如我们在调试中，需要改变时钟占空比或者相位，需要改变寄存器初值等等，此时用ECO暂时改动，待验证后在重新编译无疑是最有效率的方法。 实现ECO通常有两种方式，一是通过vivado界面完成，另一种方法就是tcl脚本。所有的ECO操作都可以通过tcl操作完成，有的操作用vivado界面无法完成，只能通过tcl。以下主要
Vivado使用教程.zip
07-21
Vivado是一款由Xilinx公司推出的综合型设计套件，主要用于FPGA（Field-Programmable Gate Array）的开发和编程。本教程“Vivado使用教程.zip”聚焦于Vivado 2018.2版本，旨在指导用户熟悉其基本操作流程，特别是与第...
EDA/PLD中的EDA的原理图设计实现法
11-16
这种转化过程通常称为逻辑综合（Synthesis），它会根据优化规则和约束条件，将原理图转换为最优化的逻辑结构。 接下来，经过逻辑综合后的设计会进入布局与布线阶段。这一阶段，EDA工具会自动安排逻辑单元的位置并...
Vivado生成自定义IP核及调用.pdf
05-11
- **实例化IP核**：在原理图输入界面中，通过右键菜单选择“添加IP”（Add IP）选项，然后在弹出的IP核搜索窗口中输入IP核的名字，找到对应的IP核后将其添加到原理图中。 - **连接引脚**：添加完IP核后，根据实际...
fft_ifft.zip_fft vivado_vivado_vivado FFT_vivado hls fft_ifft_调
09-23
Vivado HLS（High-Level Synthesis）则是Vivado的一个组件，它允许开发者使用C++或SystemC等高级语言进行硬件设计，然后自动转换为Verilog或VHDL代码。 在Vivado中调用FFT，首先需要理解FFT的基本原理。快速傅里叶...
tb文件 vivado_Vivado FPGA设计基础操作流程:Vivado的基本使用
weixin_42536863的博客
12-29 3223
Vivado FPGA 设计基础操作流程当然在介绍的过程当中会给大家推荐一些对于工具深入使用的Xilinx官网资料。这里以流水灯的控制为例。Vivado的基本使用(一) 打开Vivado新建工程：1. 安装好Vivado之后，在Windows系统Start > All Progr ams > Xilinx Design Tools > Vivado> Vivado，或者...
【vivado UG学习】Synthesis策略学习
w0shishabi的博客
08-24 7431
目录1.1 综合方法1.2 使用Sythesis1.2.1 Sythesis设置1.2.2 创建运行策略1.2.3 控制文件编译顺序1.2 运行Synthesis1.2.1 使用Tcl运行Synthesis1.2.2 RTL synthesis的多线程处理参考文档 综合是将rtl指定的设计转换为门级表示的过程 1.1 综合方法 Vivado，可以： 创建以及保存策略。策略是命令选项的配置，您可以将其应用于设计运行以进行综合或实现。 对综合和实现运行进行排队，以便在多处理器机器上顺序或同时运行。 监视综合或
Vivado中综合，实现，编程和调试工程可能会出现的问题及解决方案
c17611255160的博客
07-31 1万+
Xilinx公司的IDE(集成开发环境) Vivado用处广泛，学会使用Vivado对FPGA的学习至关重要，这里以PRX100-D开发板为例，对Vivado的学习使用进行探讨。本文将会持续更新，列出一些常见的Vivado使用过程中出现的问题，供大家参考。 在Vivado使用过程中 出现的问题，主要会分为以下几类： 与Vivado软件本身相关的问题 Vivado综合，仿真，实现过程中出现的问题 编程和调试PRX100-D开发板注意事项 1.与Vivado软件本身相关的问题 Vivado在添加新
Vivado防止信号被综合掉的三种方法
05-13 2507
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。 今天给大侠带来了Xilinx Vivado设计中防止信号被综合掉的三种方法，话不多说，上货。 1、 信号前面将keep hierarchy选择YES ，或者选择soft（在综合时保持层次），这样有利于你从模块中找到你想抓取的信号和信号名不被更改。 2、 信号前面使用 (* KEEP = “{TRUE|FALSE |SOFT}” ...
Vivado中信号被优化掉，无法使用探针
塔克拉玛与大兴安岭的博客
06-13 2545
转载： 写了一段 Verilog代码，辛辛苦苦花了很长时间综合，在debug的过程中，却找不到需要debug的信号了，查看网表发现没有？ 这种情况是因为我们的某些中间信号被优化掉了。 被优化掉的原因有可能是你这个信号确实对后面的输出没用，我写的这个项目由于还在中间过程，功能还没有完善，所以不想把大量的中间信号作为输出，所以被优化掉了，以至于在debug过程中找不到这些信号。 如何解决这个问题呢？ 很简单，最常用的就是在变量定义的时候添加语句： （* keep = “true” *） 例如： 这样即可，从网
VB+ACCESS网吧计费系统(源代码+系统).zip
最新发布
09-18
1、资源项目源码均已通过严格测试验证，保证能够正常运行； 2、项目问题、技术讨论，可以给博主私信或留言，博主看到后会第一时间与您进行沟通； 3、本项目比较适合计算机领域相关的毕业设计课题、课程作业等使用，尤其对于人工智能、计算机科学与技术等相关专业，更为适合； 4、下载使用后，可先查看README.md或论文文件（如有），本项目仅用作交流学习参考，请切勿用于商业用途。 5、资源来自互联网采集，如有侵权，私聊博主删除。 6、可私信博主看论文后选择购买源代码。 1、资源项目源码均已通过严格测试验证，保证能够正常运行； 2、项目问题、技术讨论，可以给博主私信或留言，博主看到后会第一时间与您进行沟通； 3、本项目比较适合计算机领域相关的毕业设计课题、课程作业等使用，尤其对于人工智能、计算机科学与技术等相关专业，更为适合； 4、下载使用后，可先查看README.md或论文文件（如有），本项目仅用作交流学习参考，请切勿用于商业用途。 5、资源来自互联网采集，如有侵权，私聊博主删除。 6、可私信博主看论文后选择购买源代码。 1、资源项目源码均已通过严格测试验证，保证能够正常运行； 2、项目问题、技术讨论，可以给博主私信或留言，博主看到后会第一时间与您进行沟通； 3、本项目比较适合计算机领域相关的毕业设计课题、课程作业等使用，尤其对于人工智能、计算机科学与技术等相关专业，更为适合； 4、下载使用后，可先查看README.md或论文文件（如有），本项目仅用作交流学习参考，请切勿用于商业用途。 5、资源来自互联网采集，如有侵权，私聊博主删除。 6、可私信博主看论文后选择购买源代码。
vivado 综合 原理图
09-21
在vivado综合后，可以通过打开"Flow Navigator"中的"Open Synthesized Design"来查看生成的原理图。然而，根据你的描述，这个原理图可能对于初学者来说不太友好，因为它主要显示了LUT等低级元件。相比之下，“RTL ANALYSIS”中的原理图更类似于数字电路中常见的符号，更容易理解。你可以通过点击"RTL ANALYSIS"来打开这个原理图，它可以帮助你更好地理解你的代码。建议你多打开这个原理图来查看，并与源代码进行对照，相互印证。这样做的目的是让你能够在看到代码时想到对应的原理图，并且能够设计出原理图后能够准确地用代码来描述。
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