XILINX ISERDESE2介绍

ISERDESE2 介绍

在SDR模式下，CLK，即可；
在DDR模式下，CLK， CLKB都需要输入；同时更改NUM_CE，和CE2；在Expansion 模式下，两个ISERDESE2 配置基本相同，除SERDES_MODE 分别时MASTER 和SLAVE，数据输出SLAVE 只能连接D3-D8；

参数配置
.DATA_RATE(“DDR”), // DDR,4 6 8, SDR 2 3 4 5 6 7 8 bit wide parallel;
.DATA_WIDTH(8), // Parallel data width (2-8,10,14) 数据宽度
.DYN_CLKDIV_INV_EN(“FALSE”), // Enable DYNCLKDIVINVSEL inversion (FALSE, TRUE)
.DYN_CLK_INV_EN(“FALSE”), // Enable DYNCLKINVSEL inversion (FALSE, TRUE)
.INIT_Q1(1’b0), //Q1初始值；
.INIT_Q2(1’b0),
.INIT_Q3(1’b0),
.INIT_Q4(1’b0),
.INTERFACE_TYPE(“NETWORKING”),// MEMORY, MEMORY_DDR3, MEMORY_QDR, NETWORKING, OVERSAMPLE
.IOBDELAY(“NONE”), // NONE, BOTH, IBUF, IFD
.NUM_CE(2), // Number of clock enables (1,2)
.OFB_USED(“FALSE”), // Select OFB path (FALSE, TRUE)
.SERDES_MODE(“MASTER”), // MASTER, SLAVE 主从模式选择
.SRVAL_Q1(1’b0),
.SRVAL_Q2(1’b0),
.SRVAL_Q3(1’b0),
.SRVAL_Q4(1’b0)

端口：
CLK： 高速时钟输入；
CLKB：在MEMORY_QDR模式下，接CLK的差分时钟（inverted CLK）；
CE1,CE2：时钟使能端口，使能上述两个时钟；
CLKDIV：分频时钟输入，为CLK的分频信号，depending on the width of the implemented deserialization；驱动serial-to-parallel converter, the Bitslip submodule, and the CE module;
BITSLIP：唤起Bitslip操作，
SHIFTIN1、SHIFTIN2、SHIFTOUT1、SHIFTOUT2：类似菊花链级联；用于data width expansion;
DYNCLKDIVSEL：动态选择CLKDIV的反向；
DYNCLKSEL：动态选择CLK和CLKB的反向；
OFB： OFB port in the ISERDESE2 and OSERDESE2 can be used to feed the data transmitted on the OSERDESE2 back to the ISERDESE2
D：数据输入；
DDLY: 串行数据from IDELAYE2;

备注：
The only valid clocking arrangements for the ISERDESE2 block using the networking interface type are:
• CLK driven by BUFIO, CLKDIV driven by BUFR（除以X）；
• CLK driven by MMCM or PLL, CLKDIV driven by CLKOUT[0:6] of same MMCM or PLL