verilog testbench

最新推荐文章于 2023-09-12 14:54:08 发布

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目的：输入激励，进行分析校验
组成
时间标尺
信号类型
.v例化
编写输入信号驱动


`timescale 1ns /1ns
module testbench_name();
//时钟和复位
reg clk;
reg rst_n;
//输入
reg din;
//输出
wire dout;
parameter  CYCLE=20;//周期20ns
parameter RST_TIME = 3 ;//复位3个时钟周期 
 //例化
 module_name uut(
.clk(clk),
.rst_n(rst_n),
.din(din),
.dout(dout)
);
//时钟
initial begin
	clk=0;
	forever
	#(CYCLE/2)
	clk=~clk;
end
//复位
initial begin
	rst_n=1;
	#2;
	rst_n=0;
	#(CYCLE*RST_TIME);
	rst_n=1;
end
//输入信号din 赋值
initial begin
	#1;//提供建立时间
	din=0;//赋初值
	#(2*CYCLE);
	din=($randiom)%2;//赋值
end

endmodule