本文详细介绍了DC综合中的关键语句，包括`synopsys translate_off`和`synopsys translate_on`用于指示Design Compiler忽略特定代码段，`parallel_case`用于指定综合为选择器而非优先级译码电路，以及`full_case`防止因未完全覆盖case条件而综合出寄存器。
DC综合的引导语句——synopsys translate_off/synopsys translate_on/parallel_case/full_case
最近在读他人verilog代码中发现存在//synopsys translate_off和//synopsys translate_on配套出现，原以为是注释代码，经过查找资料才发现这是设计者用来引导Design Complier进行综合的代码，下面详细介绍这些语句的用处。
synopsys translate_off/synopsys translate_on
实现功能：synopsys translate_off和synopsys translate_on之间的代码被DC忽略。
如上图所示，上面引用了新思一个的一个DesignWire IP卷积核，便是DC无法综合的一部分，让工具跳过，避免报错。下面附上了Synopsys 的有偿使用Ip核官网。
DesignWire IP
parallel_case
实现功能:对于一个case语句来说，DC既可以把他综合成优先权译码电路，又可以把他综合成选择器电路，很多时候是没有必要综合成优先权译码电路的，此时使用parallel_case告诉工具这里综合的是选择
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