本教程聚焦于DC中的定时约束，包括setup_timing、时钟约束、输入输出延迟和组合路径约束。讲解了如何定义时序电路路径的约束，如clock period、clock skew、input delay和output delay，并介绍了虚拟时钟的概念以及时间预算的设定。通过实例展示了如何在DC中进行时序分析和约束管理。
第四课
Timing constraints
最后需要完成DC能够读入的tcl脚本
setup_timing
目标：定义时序电路中所有路径的时序约束，约束分为三个部分：
1.input logic paths
2.internal paths
3.output paths
约束具体取决于芯片的spec，工艺等。
DC默认的外部环境是由同步时钟驱动的：1.输入信号由posedge驱动的器件产生，2.输出信号将输出至posedge驱动的器件。
- timing path
综合过程中软件会把电路分为一个一个path（路径），每个路径都有start point和end point。
Start point：Input port或者Clock pin of flip-flop or register
End point：output port或者any input pin of a sequential device, except clock pin
Timing Constraints
- Clock
clock period：时钟的周期约束。默认情况下单位是ns，50%占空比，并且会设置成理想的时钟：
create_clock -period 2 [get_ports clk]
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