Design Compiler工具学习笔记（3）

原创 已于 2022-11-22 17:33:11 修改 · 1.4k 阅读 · 10 ·
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From Xu_Y_B
文章标签：

#EDA #Ubuntu #DC

于 2022-11-21 17:55:51 首次发布
本文介绍Design Compiler中时序约束的设置方法，包括时钟创建、偏差、延迟等，并通过一个简单设计实例演示如何使用TCL脚本进行时序约束。

目录

引言

知识储备

时钟创建

时钟偏差 

 时钟延迟

 转换时间

 输入路径约束

 输出路径延迟

 组合逻辑路径约束

时间预算

 寄存器输出

总结

实际操作

设计文件

check_design

reset_design

时序约束

check_timing

compile

report_constraint -all_violators

remove_design -hierarchy

TCL脚本文件

dcprocheck

source ../script/MY_TOP.tcl

查看时序报告

引言

本篇继续学习 DC的基本使用。本篇主要学习 DC 需要的时序约束。

前文链接：

Design Compiler工具学习笔记（1）

Design Compiler工具学习笔记（2）

知识储备

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时钟创建

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时钟偏差 

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 时钟延迟

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 转换时间

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 输入路径约束

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 输出路径延迟

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在路上-正出发

哈哈，多少是个心意

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