verilog时序逻辑

组合逻辑电路在逻辑功能上特点是任意时刻的输出仅仅取决于当前时刻的输入，与电路原来的状态无关。而时序逻辑在逻辑功能上的特点是任意时刻的输出不仅仅取决于当前的输入信号， 而且还取决于电路原来的状态。下面以典型的时序逻辑分析。

1、D触发器

D 触发器在时钟的上升沿或下降沿存储数据，输出与时钟跳变之前输入信号的状态相同。

代码如下：

module top(d, clk, q) ;
input d ;
input clk ;
output reg q ;
always @(posedge clk)
begin
 q <= d ;
end
 
endmodule

激励文件如下：

`timescale 1 ns/1 ns 
module top_tb() ;
reg d ;
reg clk ;
wire q ;
initial
begin
 d = 0 ;
 clk = 0 ;
 forever
 begin 
 #({$random}%100)
 d = ~d ;
 end
end
always #10 clk = ~clk ;
top t0(.d(d),.clk(clk),.q(q)) ;
endmodule

RTL 图表示如下

仿真结果如下，可以看到在 t0 时刻时，d 的值为 0，则 q 的值也为 0；在 t1 时刻 d 发生了变 化，值为 1，那么 q 相应也发生了变化，值变为 1。可以看到在 t0-t1 之间的一个时钟周期内，无 论输入信号 d 的值如何变化，q 的值是保持不变的，也就是有存储的功能，保存的值为在时钟的 跳变沿时 d 的值。

2、两级D触发器

软件是按照两级 D 触发器的模型进行时序分析的，具体可以分析在同一时刻两个 D 触发器输 出的数据有何不同，其 RTL 图如下：

代码如下：

module top(d, clk, q, q1) ;
input d ;
input clk ;
output reg q ;
output reg q1 ;

always @(posedge clk)
begin
 q <= d ;
end
always @(posedge clk)
begin
 q1 <= q ;
end
 
endmodule

激励文件如下：

`timescale 1 ns/1 ns 
module top_tb() ;
reg d ;
reg clk ;
wire q ;
wire q1 ;

initial
begin
 d = 0 ;
 clk = 0 ;
 forever
 begin 
 #({$random}%100)
 d = ~d ;
 end
end

always #10 clk = ~clk ;
top 
t0(.d(d),.clk(clk),.q(q),.q1(q1)) ;
endmodule

仿真结果如下，可以看到 t0 时刻，d 为 0，q 输出为 0，t1 时刻，q 随着 d 的数据变化而变化， 而此时钟跳变之前 q 的值仍为 0，那么 q1 的值仍为 0，t2 时刻，时钟跳变前 q 的值为 1，则 q1 的 值相应为 1，q1 相对于 q 落后一个周期。

3、带异步复位的 D 触发器

异步复位是指独立于时钟，一旦异步复位信号有效，就触发复位操作。这个功能在写代码时 会经常用到，用于给信号复位，初始化。其 RTL 图如下：

代码如下，注意要把异步复位信号放在敏感列表里，如果是低电平复位，即为 negedge，如 果是高电平复位，则是 posedge

module top(d, rst, clk, q) ;
input d ;
input rst ;
input clk ;
output reg q ;

always @(posedge clk or negedge rst)
begin
 if (rst == 1'b0)
 q <= 0 ;
 else
 q <= d ;
end
endmodule

激励文件：

`timescale 1 ns/1 ns 
module top_tb() ;
reg d ;
reg rst ;
reg clk ;
wire q ;

initial
begin
 d = 0 ;
 clk = 0 ;
 forever
 begin 
 #({$random}%100)
 d = ~d ;
 end
end

initial
begin
 rst = 0 ;
 #200 rst = 1 ;
end

always #10 clk = ~clk ;
top 
t0(.d(d),.rst(rst),.clk(clk),.q(q)) ;
endmodule

仿真结果如下࿰