【数字IC/FPGA】时钟无毛刺切换

已于 2022-09-10 16:20:14 修改
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分类专栏： 数字IC进阶 文章标签： fpga开发 数字ic设计 FPGA
于 2022-03-07 22:16:48 首次发布
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本文链接：https://blog.csdn.net/qq_40268672/article/details/123340678
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本文介绍了无毛刺时钟切换电路的重要性，特别是对于FPGA和数字IC设计。文章详细阐述了如何利用AND-OR门组成的复用器和D触发器实现相关和不相关时钟源的无缝切换，以避免时钟信号毛刺和亚稳态问题。同时，文中还探讨了设计中需要关注的时序路径约束和同步电路的使用。
摘要由CSDN通过智能技术生成

本文参考自链接
无毛刺时钟切换电路，又叫 Glitch free 电路、时钟无缝切换电路。随着越来越多的多时钟应用于当今的芯片中，在芯片运行时经常需要切换时钟源。通常的实现方式是：在硬件中复用两个不同频率的时钟源，并通过内部逻辑控制复用器 MUX。下面介绍几种时钟切换的方法。

AND-OR 门组成复用器 MUX

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数字IC/FPGA 秋招知识点不全面整理
w0shishabi的博客
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本文时钟无毛刺切换的代码和testbench
无毛刺的时钟切换
weixin_44502896的博客
06-06 2826
无毛刺的时钟切换 前言：在设计多时钟系统中，需要切换时钟源，这两个时钟可能是没有关联的（相位、频率），或者他们为倍数关系。这两种情况都有可能在开关时产生毛刺（glitch）,而系统上的毛刺对系统来说是危险的，他可能能够被一些寄存器捕获为触发边沿，而其他寄存器忽略此毛刺。 无毛刺的时钟切：Glitch-free clock switching circuit，不要混淆了Clock Domain Conversion为跨时钟域传输问题，就是最常考也是经常听到的CDC问题。 参考文章：李锐博恩 正确的无毛刺时钟
Glitch free 无毛刺时钟切换电路、时钟无缝切换、时钟无毛刺切换技术
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07-13 5631
文章来源： 无毛刺时钟切换电路，又叫 Glitch free 电路、时钟无缝切换电路，在笔试中遇到过，如果没有接触过，很可能无从下手。 【经典文章翻译】 Techniques to make clock switching glitch free 时钟无毛刺切换技术，glitch 毛刺，glitch free 无毛刺 随着越来越多的多时钟应用于当今的芯片中（尤其是在通信领域），在芯片运行时经常需要切换时钟源。通常的实现方式是：在硬件中复用两个不同频率的时钟源，并通过内部逻辑控制...
无毛刺时钟切换（glitch free clock switching)
spx1164376416的博客
04-22 5887
时钟切换电路的意义 为什么要做clock switching，在现代的SoC设计中，很多时候我们设计的模块并不是要跑在一个固定的频率下，而是根据性能和功耗的要求要跑在不同的时钟频率下，当需要降低功耗以及不需要很高性能的时候，我们可以降低时钟频率，将驱动这个模块的时钟换成一个慢速时钟。通常时钟控制模块会产生不同频率的时钟，可能来自不同的PLL，也可能是来自不同的时钟分频器然后有选择逻辑来选择让哪一个时钟驱动电路。 几种时钟切换电路 mux时钟切换 当SEL为0的时候，CLK1被上面的AND门给block住
无毛刺时钟切换
carrotbanana的博客
09-05 5283
无毛刺时钟切换电路，又叫glitch free电路，时钟无缝切换电路。在芯片运行时需要通过门控切换时钟源，其产生的毛刺现象可能会导致驱动电路产生亚稳态，且对于不相关时钟的切换也有可能会产生门控电路的亚稳态问题。先来看一个简单的门控时钟：是由一个两个与门和一个或门组成的MUX。当select从0变到1时，时钟从clk0变到clk1，， 会导致产生了两个占空比既不为CLK0又不为CLK1的时钟，。
时钟无毛刺切换
weixin_42415266的博客
07-25 1018
今天来讲一下时钟无毛刺切换技术。
FPGA和数字IC实习秋招必备基础知识目录
DengFengLai123的博客
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2023届实习、秋招必备的基础知识目录，可以根据本目录查缺补漏。 作者：DengFengLai123，FPGA探索者。 （1）MOS管门电路，非门、与非、或非结构； （2）低功耗设计，静态功耗、动态功耗； （3）跨时钟域处理，单bit（快->慢，慢->快），多bit异步FIFO，DMUX； （4）FIFO的相关扩展，同步FIFO实现、异步FIFO结构、格雷码、FIFO深度计算； （5）FSM有限状态机，米利型、摩尔型、序列检测、序列产生； （6）亚稳态，原因、解决方法； （7）锁
数字IC验证：电路基础知识（数字IC、SOC等）
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08-12 6529
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一个时钟异步切换无毛刺电路
06-19
核心就是你的sel发生翻转的时候，首先肯定是在本时钟域内的clk_en会先变低（invalid），之后才会使得另外时钟域内的clk_en变高（valid），这时另外一个时钟域内的时钟才能和clk_en相与输出。 希望对大家有用
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第二级DFF的not Q的逻辑以负反馈的形式接回了输入，取了与逻辑，构建起50M时钟和100M时钟的关系，代表着切换前时钟等待一阵子后，才会转换到切换后时钟，避免了切换毛刺的出现。control信号无论是从上面通过还是从下面通过，都经过两级采样，避免了亚稳态的出现。，导致了毛刺的出现，假如control，clk_50M,还是clk_100M都是。最终上面的电路和下面的电路，以或的逻辑相取，输出clk_output.后一级的DFF用下降沿采样，避免了采样毛刺的出现。，根据控制信号control，
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最近看秋招面试题，这玩意儿考了很多次，所以单独拿出来写一下： 题目的含义很简单就是一个时钟切换电路，但是在时钟切换时容易出现以下几种情况： 第一种：切换前的时钟为高电平，切换后为低电平，切换后过一段时间切换后电平拉高，就造成了时钟输出电路上一个凸起的毛刺； 如下图： 第二种：切换前的时钟为低电平，切换后为高电平，过一段时间后高电平拉低，这也造成了在时钟输出的波形上，电路有一个凹下的毛刺； 如下图所示： 这看起来很简单但是在时钟切换时存在的毛刺很可能会引...
无毛刺的时钟切换电路（glitch_free）
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在数字电路设计中，模块的运行时钟切换时，需要考虑到是否会产生glitch，小小的glitch有可能导致电路运行的错误。所以时钟切换时需要特别的处理。 第一步 这个电路显然不能用于时钟的选择，因为这将导致输出时钟存在毛刺，后级电路是不能直接用的 改进的时钟切换电路 为了保证不在时钟的高电平时期进行选择信号的时钟的切换。在时钟的下降沿寄存选择信号（SELECT）可确保在任一时钟处于高电平时输出端不会发生变化，从而防止斩波输出时钟（意思是下降沿寄存，可以保证下降沿到...
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目录时钟无缝切换(Clock Switching Glitch Free)一、直接时钟切换电路二、一种时钟无缝切换电路（Related clk switching with free-glitch）1.实现思路：2.切换时序分析：3.细节注意：4.电路缺陷：三、改进的时钟无缝切换电路（Unrelated clk switching with free-glitch）四、回顾Xilinx FPGA 时钟部件原语1. BUFGCTRL2. BUFGMUX3. BUFGMUX_CTRL五、一道经典数字IC的笔试题
无毛刺的时钟切换电路
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无毛刺的时钟切换设计电路 引言 在芯片的设计里面，常常会用到不同时钟，而如果只是简单通过mux来进行时钟切换很容易给电路带来毛刺，或者不稳定的脉冲造成电路的亚稳态。如下图所示的就是简单通过mux来进行时钟的切换，clk_out1 = clk_sel ？ clk_a ：clk_b； 电路存在了随时钟频率变换的不确定脉冲。 为此，本文提出了一种在切换时钟时，clk_out时钟输出一直保持低电平，等...
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其实在我FPGA开发这么久，我从没有用过时钟切换，FPGA设计里也不推荐使用门控时钟。不过FPGA底层提供了bufmux用于时钟的切换。通过切换时钟频率降低电路工作的频率是一种低功耗的手段，另外，采用时钟使能引脚clock en，也能减少芯片内电路翻转的次数，降低功耗。 试着在FPGA上用一下门控时钟。看综合出来的是什么样的电路，是否和调用原语是相同的效果。 ...
数字IC/FPGA设计学习路径：从基础知识到实战项目
在学习数字IC/FPGA设计的道路上，对在校学生而言，有一个明确的学习路径至关重要。首先，掌握电子工程师的基础知识是起点，包括： 1. 电路分析：理解基本的电子原理和数字电路构建，这是所有IC设计的基础。 2. 微机...
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