EDA实验课课程笔记（八）——PT（Prime Time）简介（附录静态时序分析）

最新推荐文章于 2024-07-03 16:35:44 发布

ty_xiumud

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这里的部图片引用尤老师时序分析公开课，B站可以找到。

PT简介

PrimeTime是Synopsys的一个单点的全芯片、门级静态时序（STA）分析器。
静态时序分析（英语：Static Timing Analysis, STA），或称静态时序验证，是电子工程中，对数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真。
功能：分析大规模、同步、数字ASIC的时序。
优点：不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少；它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20%的设计时间。

需要进行的约束

定义设计环境

在对设计作时序分析之前，必须要定义好设计环境以使得在那些情况下满足限制条件。时钟，输入、输出延迟，输入端口的外部驱动，电容负载，运作条件，连线负载电容。
在这里插入图片描述

时序声明

说明时钟信息
描述一个时钟网络
说明时钟门锁建立和保持时间
建立内部生成的时钟
说明输入延时
说明时钟端的输入延时
说明输出延时

时序例外

Prime Time缺省地认为所有的电路都是单时钟周期的。
在某些情况下，电路不是工作在这样的方式下。对具体的一条路径来说不适用单始终周期时序，所以必须对这些缺省的时序假设作例外说明。否则，时序分析将不能反映真实电路的工作情况
相关内容：

单时钟周期（缺省）路径延时限制
设置失败（False）路径
设置最大和最小路径延时
设置多时钟周期路径
路径说明方法
有效地说明例外情况
例外情况的优先级
报告例外情况
忽略例外情况
去除例外声明

其他概念

反标记

一个布局器或一个布线器提供更详细和更精确的延时信息，可以用来提供给PrimeTime作更精确的分析。这个过程被称作反标（back-annotation）。反标信息经常是以标准延时格式Standard Delay Format(SDF)提供的。

PT工作流程

在这里插入图片描述
下面的这个流程图很好的介绍了相关的步骤以及命令，因为是截图的老师的PPT，所以不是很清楚…这里简单进行分析总结
首先读入，其次约束设计，接下来设置环境以及时序例外，然后检测综合，最后就可以查看相应的报告了，这里需要对那些进行约束，DC部分以及本节前面的定义已经在一些方面进行了介绍，以后有时间在具体写一篇分析。
在这里插入图片描述

常用命令

设计输入

在这里插入图片描述

时序规范

创建时钟

$create_clock -period period_value[-name clock_name][-waveform edge_list][source_objects]pt_shell>create_clock -period 4 -waveform [list 0 2] –name\ clk [get_ports clk]$