8421BCD计数器

module cy4(input D3,D2,D1,D0,
           input clk,reset, 
           output reg Q3,Q2,Q1,Q0
            );
always @(posedge clk or negedge reset)
if(!reset) {Q3,Q2,Q1,Q0} <= 4'b0000;
else if({D3,D2,D1,D0} >= 4'b1010)
           {Q3,Q2,Q1,Q0} <= 4'b0000;
else {Q3,Q2,Q1,Q0} <= {Q3,Q2,Q1,Q0} + 4'b0001;
endmodule