DDR3 数据传输 （一）

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前言

MIG IP核 配置

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13.“Pin/Bank Selection”页

14. "System Signal Selection"页

15.“Summary”页 

 16.“Simulation Options”页

 17.“PCB information”页

18.“Design Notes”页

参考说明

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前言

尽管FPGA的并行传输，可以让其数据传输的效率大大提高。由于FPGA自身时钟频率只能达到百兆赫兹级别，数据传输的速率相对来说来说还是有一些局限性，且内部的存储空间往往不能满足大数据容量需求。对于一些高速设计在数据存入、读出时会选择用DDR3 SDRAM 存储器。且目前DDR 存储器的应用范围很广泛。

而 DDR 存储器的控制是非常麻烦的。XILINX公司则为了加快用户产品开发速度，缩短开发周期，给出了 DDR 存储控制器 的 IP 可供用户配置使用。

本篇文章就MIG IP核的配置做详细阐述。

设计环境：VIVADO IDE 2018.3

IP 版本：v4.2

Xilinx FPGA芯片型号：xc7a35tfgg484-2

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MIG IP核 配置

1.检索 IP