HDLBits Lemmings2

最新推荐文章于 2024-09-12 17:09:49 发布

闪光的正幸

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分类专栏： FPGA HDLBits刷题文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_43406377/article/details/129100449

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文章描述了一个Verilog模块设计中的问题，该模块处理四个状态：左移、右移、下落左和下落右。作者发现下落状态不应切换方向，并且ahhh信号需在下落到地面时才设置。修复包括限制下落状态的切换和使用阻塞赋值确保aaah在时钟边沿延后一个周期更新。

摘要由CSDN通过智能技术生成

1、这个题目多了一个下落状态其实是多了两个状态。下落朝左和下落朝右。当处于下落状态时这两个状态时不能切换的，当时没考虑到这一点。所以写的时候总是出错。

2、还有那个ahhh是需要到下落状态才可以为1所以要用到一个阻塞赋值延后一个周期。

module top_module(
    input clk,
    input areset,    // Freshly brainwashed Lemmings walk left.
    input bump_left,
    input bump_right,
    input ground,
    output walk_left,
    output walk_right,
    output aaah ); 

    
    parameter left=0,right=1,fl=2, fr=3;
    reg [1:0]next_state,state;
    
    always@(*)begin
         case(state)
            left: next_state=ground?(bump_left?right:left):fl;
            right: next_state=ground?(bump_right?left:right):fr;
            fl:    next_state=ground?left:fl;
            fr:    next_state=ground?right:fr;
        endcase
    end
    
    always@(posedge clk or posedge areset)begin
        if(areset)begin
            state<=left;
            
        end
        else begin
           state<= next_state;
        end  
        
    end
    always@(*)begin
        walk_left=(state==left);
        walk_right=(state==right);
    end
    
    //assign walk_left=(state==left);
    //assign walk_right=(state==right);
    always@(posedge clk)begin
       aaah<=!ground; 
        
    end
    
endmodule