Vivado 的XDC设置输出延时

Vivado 的XDC设置输出延时

 

Q1

Vivado 的XDC设置输出延时，用于输出伴随时钟和数据的，数据是由系统时钟125M驱动，伴随时钟是由125M经过Pll相位移动-90度。

 

设置输出时钟时，参考时钟选择相移的那个，发现不起作用，没有路径。

如果选择系统时钟，分析后是系统时钟的最大最小延时，没有相位移动后的信息，这是什么问题？

 

伴随时钟创建的Create_generated_clock中的Set_output_delay如下：

 

 

Txc1 是锁相环移动相位后直接送到输出管脚，Rxc1是驱动数据的。

数据输出路径以及对应的Clock的连接Schematic截图

 

Txc是Rx经过锁相环再经过oddr生成的