Vivado 时序分析Net Delay很高的解决办法

最新推荐文章于 2024-05-26 18:37:21 发布
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某项目时序分析结果如下，显示Net Delay为10.728ns，导致时钟slack值为负。其中所有的时钟信号在图2中所示。根据违例的路径进行分析，这条路径实际上没有逻辑延迟，但是有一个巨大的网络延迟。可能是由以下几点引起的：信号传输中可能有太大的扇出，导致一些信号距离驱动源端太远；布线位置不合理-目标位置距离源位置太远；由保持时间违规造成。
在这里插入图片描述
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如果在信号传递中存在跨时钟域路径，而这些路径又未经跨时钟处理（FIFO/RAM）等，时序分析工具将这些路径视为正常路径进行处理，这些信号往往具有很大的时钟偏移，从而导致保持时间无法满足，为了修复保持时间slack，工具将增加大量的额外路径，从而又导致其他路径的建立时间违规。应该根据具体失败的路径进行分析和解决。从图3中可以看出，Requirement时间太小，是跨时钟域信号的特性，应该首先解决跨时钟域问题。
在这里插入图片描述
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解决办法为：添加timing exception约束，设置如下：

set_multicycle_path 3 -from [get_cell int10_reg] -to [get_cell int20_reg]

id=“ab439753”>set_multicycle_path 4 -to [get_cell int20_reg]

set_false_path -from [get_ports in6] -to [get_cell int20_reg]

set_false_path -to [get_ports out5]

set_false_path -to [get_cell int21_reg]

set_false_path -from [get_ports in6] -to [get_ports out6]

set_max_delay 5 -to [get_ports out6]

set_min_delay 3 -from [get_cells int10_reg] -to [get_cell int20_reg]

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纯阳之道
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专栏目录
数据路径的net延时过大导致setup时序违例
qq_43416206的博客
08-09 639
是的，Vivado是timing driven的工具，意味着会尽力对slack最差的路径做修复，浪费了大量资源以及runtime. 其他net或者绕路，或者已经提前放弃，不作努力了.在set_clock_groups中这么用get_ports adc_clk_p是不对的， 可以写成 [get_clocks -of [get_ports adc_clk_p]]是的，如果加了忽略时钟的约束，那么布局布线工具对待跨时钟域的信号就直接布线，完全不去考虑setup和hold要求，因为根本没有这些要求.
vivado时序出错的解决方法
kunerexia的博客
07-31 9170
这几天一直改程序，请教师兄帮我解决了一些时序上的问题。 由于现在项目里用的是200M时钟，所以会出现很多时序问题，下面一一举例。 问题1：逻辑级数太高导致Net Delay过高，该问题显示在时许报告的Levels列下，如图1所示。（这里我已经解决了问题，图片只是指出Levels） 图1 导致该问题出现的有两种情况， 第一种是由于程序中自己写的逻辑级数过高，比如：assign a = cb + de ，这种情况在高速时钟下是会导致时序问题。讲一下我自己遇到的问题吧，reg_q <= -fifo_out;
Vivado使用心得（三）FANOUT解决办法
Andy_ICer的博客
12-25 9538
FANOUT解决办法
Vivado界面配置选项含义解析
zyp626的博客
04-05 3751
介绍Vivado中配置选项的作用
vivado路径最大时钟约束_Vivado时序收敛技术（二） 时序违例的根本原因及解决方法...
weixin_42492215的博客
01-09 863
本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。有很多内容也在我的时序约束课程中讲到过，都是免费课程，大家可以在公众号上找到。(下面的链接中也有)如果出现了时序违例，我们会关注两点：为什么会出现时序违例？如何解决？首先我们要搞清楚时序是在哪个阶段违例：在综合阶段或者post opt阶段出现了时序违例，那么很...
FPGA优化之高扇出
weixin_30907935的博客
07-26 2268
　　Fanout即扇出，模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法： 　　首先来看下面这个实例，如图1所示为转置型FIR滤波器中的关键路径时序报告，...
为何net delay是负值（数字后端实现时序篇）
weixin_37584728的博客
05-17 4907
揭秘为何net delay是负值（数字后端实现时序篇） 今天吾爱 IC 社区的小编为大家做个关于 cell delay,net delay 方面的干货分享。前阵子在某个交流群看到居然有很多人没见过 “负的 net delay”，甚至不知道为何有 negative delay。看到这个现象小编很震惊！！！经过思考后，觉得一方面他们可能是刚工作一两年的数字后端工程师，另外一方面就是完全没有认真看过甚至没看过 STA 那本宝典。这本宝典堪称静态时序分析的葵花宝典，本文介绍的所有内容均在这本书有非常详细的介绍。公众
vivado时序约束——(最大/最小)输入输出延时
小裘的博客
02-22 7827
引言 关于FPGA设计时的输入延时、输出延时的基本概念，网上已经有很多文章进行了介绍。 文章链接：FPGA静态时序分析 我主要也是通过上面这篇文章进行学习的。但是文章中对于最大输入延时的推导有一点小错误，而且整体上看比较复杂，为此本文进行了适当总结。 在很多文章的分析中，常常引入时钟抖动（jitter），时钟偏斜（skew），因此常常会显得比较复杂。为了便于分析，时钟的这部分不确定性我们可以暂时不考虑，即把发射（launch）和捕获（capture）的时钟看作完全相同的时钟。 建立时间与保持时间 在讨论输入
Vivado综合时卡在INFO：[Synth 8-6742]Reading net delay rules and data
m0_68246478的博客
05-29 506
在改了一版代码后出现了综合不出来的情况，尝试了数次，综合好几个小时也无果。回滚代码，发现是由于将rom的输出output改成10个output（为了一次读取十个rom中的数据，提高速度）。将rom改回正常的一根输出就可以正常综合了。猜测是由于线太多导致线网延时过于复杂？
vivado 最小/最大延迟
cckkppll的博客
12-28 1075
vivado 最小/最大延迟
南京观海微电子---如何减少时序报告中的逻辑延迟
m0_72563973的博客
01-28 1180
如果时序路径上会经过宏原语元件(macro primitives)如DSP、RAM、URAM、FIFO或GT_CHANNEL等元件，布局布线的难度会加大，也会导致更高的布局布线延迟。上图这个时序违例的例子，可以看到，该路径逻辑延迟贡献了11.934%的延迟量、路径延迟贡献了88.066%延迟量。注意，由于使能这些寄存器后，逻辑时序会有变动，此时的RTL功能和你原先设计是有出入的，所以不用生成bitstream，这样操作的目的只是为了看时序能如何改善。这些多个小的级联查找表是可以被合并成数量更少的LUT的。
vivado xdc约束基础知识17：vivado时序约束设置向导中参数配置三（FPGA静态时序分析——IO口时序（Input Delay /output Delay））
时间的诗
07-26 3993
来自：https://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.html   总结一：tco为FPGA输入芯片的输出参数，在datasheet上有。此时为3-5ns。 总结二：pcb线延时为1ns。 总结三：时钟skew一般为总时钟的正负5%。（与第一篇给出的结论一致。）         1.1  概述 　　在...
vivado 时序约束
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weiweiliulu的专栏
06-17 1万+
XDC的基本语法可以分为时钟约束、IO约束以及时序例外约束，对一个设计进行约束的先后顺序也可以按照这三类约束依次进行。 时钟约束 时钟约束必须最早创建，端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。如果是差分输入的时钟，可以仅在差分对的P侧用get_ports获取端口，并使用create_clock创建。 create_clock...
VIVADO如何使用TCL语言进行设计质量分析
最新发布
weixin_39438479的博客
05-26 746
VIVADO工程进行设计质量分析
静态时序分析之时序收敛技巧（Xilinx FPGA）
linpeng_9527的博客
05-21 2732
文档参考： ug903：vivado-using-constraints.pdf ug945:vivado-using-constraints-tutorial.pdf ug949:vivado-design-methodology.pdf 1、代码风格 推荐使用Xilinx language templates的代码块，这里的代码能够综合出正确且结构简洁的电路，包括移位寄存器，乘法，复数乘法，FIR滤波器等，凡是涉及到的模块尽量使用官方写法。 模块的输出最好是使用寄存器输出，有助于降低路径延.
xilinx fpga的设计规范和时序问题解决
weixin_39277607的博客
05-22 1838
xilinx fpga的设计规范和时序问题解决 xilinx FPGA在设计时，代码编写尽量使用vivado中的代码模板，模板代码可以综合正确且结构简介的电路结构；Tools>>Language Templates; 代码框架：I/O模块和时钟尽量放在顶层，目的是资源共享，提高性能，降低功耗；输出采用寄存器输出，降低路径延时保证时序收敛。 复位：官方推荐采用高电平同步复位，降低资源使...
FPGA设计时序约束六、设置最大/最小时延
zyp626的博客
10-22 1169
用户手册：ug903-vivado-using-constraints-en-us-2022.2.pdf链接：https://pan.baidu.com/s/17AK_-J4wRXiFLtLTorlrwg?pwd=mylt提取码：mylt。
vivado 详细布局、布局后优化
cckkppll的博客
03-17 1844
vivado 详细布局、布局后优化
vivado路径最大时钟约束_Vivado时序分析方法——report_design_analysis（一）
weixin_42498585的博客
01-10 1896
report_design_analysis可以用来对时序问题的根本原因进行分析，进而寻找合适的时序优化方案，达到时序收敛的目的。一、分析时序违例路径 Vivado工具会优先对最差的路径进行时序优化，最终并不一定成为critical path。因此分析时序违例路径时，并不仅仅关注critical 路径。以下tcl命令可以报告最差的50条setup timing path。 table dat...
vivado时序分析高级使用技巧详解
07-31
Vivado时序分析是一种用于评估和优化FPGA设计中电路的时序约束和时序关系的工具。它可以帮助设计工程师发现和解决时序问题，提供最佳性能。 在使用Vivado时序分析的高级使用技巧中，以下几点值得注意： 1. 时序约束：时序约束是确保设计能够满足时钟频率和关键路径的重要因素。在Vivado中，用户可以使用SDF（Standard Delay Format）标准文件或XDC（Xilinx Design Constraints）文件来指定这些约束。在编写约束时，要确保准确性和完整性，并遵循合适的语法规则。 2. 数据路径优化：在设计中，数据路径通常是设计中最重要的部分，因为它涉及数据的传输和处理。在时序分析中，必须考虑数据路径的时序关系，包括时钟延迟和数据的传输延迟。通过合理地设置数据路径的约束，可以优化设计的性能，并提高系统的工作速度。 3. 时序限制：时序限制是约束时序分析时必须考虑的因素之一。时序限制可以通过一些关键字和属性来定义，如不能组合路径、时钟频率限制等。通过正确设置时序限制，可确保设计在满足时序要求的情况下运行。 4. 时钟分析：在时序分析中，时钟是一个关键因素，对于时钟频率和时钟延迟必须有合理的设置。通过正确设置时钟分析约束，可以确保时钟信号的正确传输和同步。 总之，在Vivado时序分析的高级使用技巧中，时序约束、数据路径优化、时序限制以及时钟分析是需要重点关注的方面。合理设置这些约束，可以帮助设计工程师发现和解决可能存在的时序问题，并提高设计的性能和稳定性。
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