基于FPGA的多功能图像采集存储系统设计（6）

BinaryStarXin

于 2023-12-11 07:58:43 发布

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分类专栏： FPGA技术汇总分享2 文章标签： fpga开发 HDMI输入接口逻辑设计系统核心控制单元逻辑设计 DDR3缓存列逻辑设计 DDR3 IP核控制器写入时序 eMMC 存储器图像数据存储单元逻辑设计

本文链接：https://blog.csdn.net/qq_43416206/article/details/134914264

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本文介绍了基于FPGA的图像采集存储系统设计，重点讲解了HDMI输入接口逻辑设计，使用TFP401芯片解码TMDS信号。系统核心控制单元涉及DDR3 SDRAM缓存、千兆以太网口、GPS模块和SFP光通信接口的逻辑设计，确保数据高效传输和存储。图像数据存储单元则涵盖了eMMC存储器的初始化和数据传输逻辑，为设备提供板载存储功能。

摘要由CSDN通过智能技术生成

4.2.2HDMI输入接口逻辑设计

HDMI输入接口采用TFP401 芯片对输入的TMDS 信号进行解码，极大地简化了该接口的逻辑设计。在进行图像数据接收之前，需根据外部 TMDS 信号发送设备的传输特性，对接口电路中的EEPROM 存储器进行配置。本模块中通过在 FPGA内部建立IIC 接口通信时序，完成相应 EDID 信息的写入。

接口中输入的 TMDS 信号完成解码后输出时钟信号、数据有效控制信号、行场同步信号及 24bit 图像数据信号146。在FPGA内建立如下数据接收逻辑:例化两块容量为 24K 字节的 RAM，以行场同步信号作为 RAM的写使能信号，首先对其中一块RAM 进行数据写入操作，当该 RAM 完成一行数据缓存后，开始产生读使能信号向外转发数据，同时另一块 RAM 则负责进行下一行数据的接收缓存。这两块 RAM依次交替进行读写操作，以确保缓存的图像数据能够有效的进行转发。该模块的转发链路由四路差分数据传输通道与一路差分时钟组成,每个数据传输通道的串化因子设置为7，因此将RAM中读出的 24位数据分别输入到4个寄存器中，再由4路差分数据传输通道转发至后级模块。HDMI接口逻辑设计流程如图 4.6 所示。