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本文详细介绍了Versal FPGA的时钟资源，包括全局时钟缓冲器BUFG_FABRIC、叶时钟缓冲器BUFDIV_LEAF及MBUFG。时钟管理单元包括XPLL、MMCM和DPLL，分析了时钟偏移的影响以及如何降低时钟偏移的方法，如优化时钟路径、移除组合逻辑等，旨在提高设计的时序性能。
2.时钟缓冲器
与UltraScale FPGA一样，Versal中的时钟缓冲器均为全局时钟缓冲器。在XPIO对应的CR中，每个CR有24个BUFGCE、8个BUFGCTRL和4个BUFGCE_DIV，但同时只能使用其中的24个。在HDIO对应的CR中，每个CR只有4个BUFGCE。紧邻高速收发器的CR会分布一些BUFG_GT，紧邻PS的CR会分布一些BUFG_PS。这些时钟缓冲器的功能和UltraScale FPGA
中的保持一致。Versal中新增了一种全局时钟缓冲器BUFG_FABRIC，紧邻垂直方向的NoC（Network on Chip）。时钟缓冲器在芯片中的分布情况如图2-32所示，同时，可以借助Tcl代码2-5进行分析。
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