2.时钟缓冲器
与UltraScale FPGA一样,Versal中的时钟缓冲器均为全局时钟缓冲器。在XPIO对应的CR中,每个CR有24个BUFGCE、8个BUFGCTRL和4个BUFGCE_DIV,但同时只能使用其中的24个。在HDIO对应的CR中,每个CR只有4个BUFGCE。紧邻高速收发器的CR会分布一些BUFG_GT,紧邻PS的CR会分布一些BUFG_PS。这些时钟缓冲器的功能和UltraScale FPGA
中的保持一致。Versal中新增了一种全局时钟缓冲器BUFG_FABRIC,紧邻垂直方向的NoC(Network on Chip)。时钟缓冲器在芯片中的分布情况如图2-32所示,同时,可以借助Tcl代码2-5进行分析。
FPGA设计优化(1.6)
于 2024-02-08 16:54:25 首次发布
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