verilog赋值语句

需要延时的情况

说明：不可综合（综合时会忽略掉延时）

wire a;//此处并不明确指定位宽，只是说a为wire类型
assign a = #1 b+c；//目前仿真未通过，意义是先计算，在1ns后赋值给a
assign #1 a = b+c；//1ns后a=b+c

reg a;//此处并不明确指定位宽，只是说a为reg类型
always@(*)begin
a= #1 b+c;
#1 a= b+c;
end
always@(边沿触发)begin
a<= #1 b+c;
#1 a<= b+c;
end
always #1 a = b+c;

reg a;
initial begin
a= #1 b+c;
#1 a= b+c;
end

其他可以参考的（解释的很清楚）：Verilog 延时模型