数字IC手撕代码-握手信号（READY-VALID）

 前言：

        本专栏旨在记录高频笔面试手撕代码题，以备数字前端秋招，本专栏所有文章提供原理分析、代码及波形，所有代码均经过本人验证。

目录如下：

1.数字IC手撕代码-分频器（任意偶数分频）

2.数字IC手撕代码-分频器（任意奇数分频）

3.数字IC手撕代码-分频器（任意小数分频）

4.数字IC手撕代码-异步复位同步释放

5.数字IC手撕代码-边沿检测（上升沿、下降沿、双边沿）

6.数字IC手撕代码-序列检测（状态机写法）

7.数字IC手撕代码-序列检测（移位寄存器写法）

8.数字IC手撕代码-半加器、全加器

9.数字IC手撕代码-串转并、并转串

10.数字IC手撕代码-数据位宽转换器（宽-窄，窄-宽转换）

11.数字IC手撕代码-有限状态机FSM-饮料机

12.数字IC手撕代码-握手信号（READY-VALID）

13.数字IC手撕代码-流水握手（利用握手解决流水线断流、反压问题）

14.数字IC手撕代码-泰凌微笔试真题

15.数字IC手撕代码-平头哥技术终面手撕真题

16.数字IC手撕代码-兆易创新笔试真题

17.数字IC手撕代码-乐鑫科技笔试真题（4倍频）

18.数字IC手撕代码-双端口RAM（dual-port-RAM）

        ...持续更新

为了方便可以收藏导览博客： 数字IC手撕代码-导览目录

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目录

握手信号

接口解释

代码

testbench 

波形

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握手信号

握手信号，就是为了模块之间的数据交互正确才衍生出来的信号。其无非就是三种可能

        一、上游master提供的valid 信号随数据一起拉高，但下游slave过一段时间才准备好的valid先高为敬。 

        二、下游slave一直准备好，但上游数据过段时间才有效的ready先高为敬。

        三、上游master的valid信号和下游slave的ready同时为高。 

        当我第一次接触握手信号的时候，其实是很清楚上面的三条握手原则的，但是具体的，master和slave之间的握手信号该怎么写代码却迷迷糊糊。就利用这篇文章简单的讲一下master和slave之间是怎么通过握手信号来解决数据交互问题的。同时也为下一篇文章《多级流水线握手》打下基础。下一篇文章会讲解如何利用握手信号，解决流水线因为上流断流及下游反压导致的流水线停滞问题。
        好，回到本篇文章来。

        对于master来说，master发出一个数据，如果数据有效，master就会把传送给slave的valid信号拉高，即告诉slave数据有效可以接收！如果slave准备好了，slave就把传送给master的ready信号拉高，告诉master我准备好了，如果你数据有效，我就可以接收！所以当master传输的数据有效，且slave也准备好时，数据就会在下一个周期被slave取走，master可以接着传下一个数据。

接口解释

        对于你写的模块来说，如果要跟上下做数据握手，那么对于上游，你是一个slave，对于下游，你又是一个master了，所以接口应该如下：

module handshake(
  input         clk       ,
  input         rstn      ,

  input [7:0]   data_i    ,
  input         valid_i   ,
  input         ready_o   ,

  output [7:0]  data_o    ,
  input         ready_i   ,
  output        valid_o
);

        data_i为输入的数据，如果valid_i为1，则数据有效，ready_o是slave发送给上游master的准备信号，如果ready_o准备好了，则为1。

        data_o为该模块输出给下游的数据，如果输出的数据有效，则valid_o为1。下游也会有准备好和没准备好的时候，所以还需要一个下游提供给本模块的ready_i信号，来告诉我们下游是否准备完毕。 

代码

module handshake(
  input         clk       ,
  input         rstn      ,

  input [7:0]   data_i    ,
  input         valid_i   ,
  output        ready_o   ,

  output [7:0]  data_o    ,
  input         ready_i   ,
  output        valid_o
);

reg [7:0] data_o_r;
reg valid_o_r;

assign ready_o = ready_i;     //如果下游准备好了，那我就准备好了

always @(posedge clk)begin
  if(ready_i && valid_i)begin //如果下游准备好了，并且上游数据有效，那就把输入的数据乘以二输出
    data_o_r <= data_i * 2;   
  end
end

always @(posedge clk)begin
  if(!rstn)begin
    valid_o_r <= 1'b0;
  end
  else if(ready_o)begin
    valid_o_r <= valid_i;     //如果我准备好了，我就把上游的valid传递给下游。
  end
end

assign data_o  = data_o_r;
assign valid_o = valid_o_r;

endmodule

代码编写如上，关键就在于注释：

        1.如果下游准备好了，并且上游输入的数据有效的话， 把输入数据乘以二赋值给输出数据。

        2.如果下游准备好可以接收数据了，那本模块就可以处理数据了。

        3.如果本模块准备好了，就把上游的valid_i传递给下游valid_o.

这里的testbench也很重要。

testbench 

module handshake_tb();

reg clk,rstn;

always #5 clk = ~clk;

reg valid_i,ready_i;
wire ready_o,valid_o;

reg  [7:0] data_i;
wire [7:0] data_o;

initial begin
  clk   <= 1'b0;
  rstn  <= 1'b0;
  #25
  rstn    <= 1'b1;
  ready_i <= 1'b1;    //下游准备好了
  valid_i <= 1'b0;    //上游数据无效
  data_i  <= 8'b0000_1000;
  #10
  data_i  <= 8'b0111_1000;
  valid_i <= 1'b1;    //上游数据有效
  #10
  data_i  <= 8'b0100_0100;
  #10
  valid_i <= 1'b0;
  #10
  data_i  <= 8'b0010_0100;
  valid_i <= 1'b1;    //虽然上游数据有效，但下游没准备好
  ready_i <= 1'b0;
  #20
  ready_i <= 1'b1;    //上游数据有效，下游准备好了
  #10
  valid_i <= 1'b0;
  #500
  $stop();
end

handshake u_handshake(
  .clk      (clk)     ,
  .rstn     (rstn)    ,
  .data_i   (data_i)  ,
  .data_o   (data_o)  ,

  .ready_i  (ready_i) ,
  .ready_o  (ready_o) ,
  .valid_i  (valid_i) ,
  .valid_o  (valid_o)

);

endmodule

        我们用tb来模拟本模块的上游master和下游slave，用tb给本模块提供上游数据data_i和valid_i信号。分别模拟了上游断流，即valid_i中途拉低，以及下游反压，即ready_i中途为低的情况。都通过。 

波形

        当输出数据有效的时候，本模块输出的valid_o为高，均符合要求。不熟悉的小伙伴，多看看波形理解一下，整个module也在上面分为两部分贴出来了，感兴趣可以自己动手打一下，上面的是完整代码。tb省略了端口例化和变量定义。