allegro学习--区域约束

前言：

在有些情况需要我们在走线时在某些区域的时候，线是细的，例如BGA封装的FPGA在引出线的时候，我们希望在FPGA内部的线细，出了FPGA后，线变粗。如图：

这就用到了区域的规则约束。

实现：

步骤1、调出约束管理器

对于走线部分的约束是物理约束

或者简单的方式是选择

然后在左边框里选择

步骤2、创建一个”标签“（CSet）

在Physical Constraint Set中选中ALL Layers，如图创建一个”标签”（CSet）。

然后设置里边参数

步骤3、建立一个Constraint Region（规则约束区域）

Add->Rectangle，Options设置成

画出你要的区域。之后点击

并选中刚画的区域，在Options中Assign to Region中输入你定义的区域的名字。假如是FPGA，右键done。

回到约束管理器中在Region栏中All Layers中新添加的FPGA打上步骤2中创建的”标签“FPGA_CSET。

至此，约束区域就建立了起来，如果在这之后，线从这里经过，在这区域里的线就会遵循这里的规则。