【芯片设计- RTL 数字逻辑设计入门 番外篇 6.1 -- 术语 Wafer 与 Tile 与 cell 关系介绍】

请阅读【嵌入式开发学习必备专栏 】

---

---

SoC Tile 与 Cell 与 Wafer

在SoC（System on Chip，系统级芯片）设计中，Wafer, Tile和Cell是常用的术语，它们在不同的设计层次上描述了芯片的组成部分。

Wafer

wafer，就是大家说的晶圆，晶圆的成分是硅，硅是由石英沙提炼出来的，将其纯化制成硅晶棒，将其切片就是芯片制作需要的晶圆。目前业界所谓的6英寸，12英寸还是18英寸晶圆其实就是晶圆直径的简称，只不过这个寸是估算值。实际上的晶圆直径是分为150mm，300mm以及450mm这三种，而12吋约等于305mm，为了称呼方便所以称之为英寸晶圆，目前国内晶圆生产线以 8英寸和 12 英寸为主。

经过光刻，参加杂质，晶圆上形成点阵状晶粒，晶粒叫做die，如图所示。用针法测试了各晶粒的电学性能。一般来说，每个芯片都有大量的晶粒，组织一次 pin 测试模式是一个非常复杂的过程，这就要求尽可能批量生产相同规格型号的芯片。数量越大，相对成本就越低，这也是主流芯片设备成本低的一个因素。

wafer 上点阵晶粒的die

将测试合格的die切割下来，做封装，如图所示：

wafer 上点阵晶粒的die

Tile

Tile是一个较高层次的设计概念，通常指的是SoC上执行特定功能的大型模块。一个Tile可能包含多个处理器核心（CPU或GPU），专用的硬件加速器，内存控制器，I/O接口或其他功能模块。Tiles设计上强调可复用性，它们可以在不同的SoC设计中使用，以支持模块化设计和降低整体开发成本。

Tile 例子
假设我们设计一个多核心的SoC，每个核心及其关联的L1缓存可以被看作一个单独的Tile。为了支持多线程处理，这个SoC可能包含几个这样的CPU Tiles，每个Tile通过片上网络与其他Tiles通信。

Cell

Cell是指更细粒度的设计单元，是构成Tiles的基本元素。在标准单元库（standard cell library）中，一个Cell是一个预定义的、功能性的电路单元，如逻辑门（与门、或门等）、触发器、多路选择器等。在布局设计中，这些Cells被放置在硅片上，形成更复杂的电路结构，如处理器核心或其他SoC组件。

Cell 例子
在一个计算Tile中，我们可能会使用多个Adder Cells来构建算术逻辑单元（ALU），或使用Latch和Flip-Flop Cells来构建寄存器文件。

Tile与Cell的关系

在SoC设计中，Cells是构建Tiles的基石。设计师通常从标准单元库中选择所需的Cells，通过电路设计和逻辑合成工具将它们组合成更大的电路块，最终形成Tiles。Tiles则根据功能需求在更高的层次上组织，最终形成完整的SoC设计。

示例

为了更好地理解Tile与Cell的关系，可以把它们比作建筑工程：

• Cell类似于单个的砖块或建筑材料，它们是构建复杂结构的基本单元。
• Tile则可以看作是由这些砖块构成的房间或建筑部分，每个部分都有特定的功能，如厨房、客厅等。
• 将多个不同功能的Tiles（房间）结合起来，就形成了一个完整的SoC（房子）。

在实际的SoC设计中，设计团队会反复在Tile层次和Cell层次之间工作，以确保功能需求得到满足，同时优化性能、功耗和成本。

推荐阅读：
https://www.toutiao.com/article/6995660426138632717/?wid=1706614460666