https://zhuanlan.zhihu.com/p/137433454
Options中将-flatten_hierarchy设为full,意思是模块综合后的层次结构全部为平级,只剩下顶层,这样产生的网表文件就不易被查看到层级关系了,可详见UG901的第11页
More Options选项设置为-mode out_of_context,原因是因为Vivado在综合的时候会自动将顶层的IO口自动插入buffer,而现在需要生成网表的模块往往不是顶层,生成的文件是需要被其他模块例化的,所以不能含有IO buffer,设为-mode out_of_context即表示不插入IO buffers,注意mode前面有个"-",具体可详见UG901的第26页
//vivado 2017.4及以前
write_verilog -mode port <design_name>.v
//vivado 2018.1及以后
write_verilog -mode synth_stub <design_name>.v
//例如本次,文件名前面不加地址则默认保存在C:/Users/<user>/AppData/Roaming/Xilinx/Vivado/下
write_verilog -mode synth_stub D:/fsm_test_top.v
//模块不包含Xilinx的IP
write_edif <design_name>.edf
//模块包含Xilinx的IP
write_edif -security_mode all <design_name>.edf
//本次模块中没有使用Xilinx的IP
write_edif D:/fsm_test_top.edf
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vivado生成网表(edf)文件,新工程中不能进行仿真
Open synthesized design
write_verilog -mode funcsim xxx.v
synth_stub只是导出黑盒子模块声明。
edf本身是不能用于仿真的,必须借助write_verilog导出仿真网表。关于不同仿真阶段的描述,可以参考UG900。
P34,Generating a Netslit
P162, Running Simulation Modes
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