Zynq7000系列中的时钟管理

PS（处理系统）时钟子系统生成的所有时钟都源自三个可编程PLL（锁相环）中的一个：CPU、DDR和I/O。时钟子系统的主要组件如图25-1所示。

在正常工作期间，PLL被启用，并由PS_CLK时钟引脚驱动。在启用PLL之前需要保持PS_CLK稳定，并且必须保持其稳定性。时钟频率必须在数据手册中指定的工作范围内。
如果PLL被旁路，PS_CLK引脚上的时钟信号将作为各种时钟发生器的源。PS_CLK可以按需慢速切换，直至其额定输入频率。这可以用于逐步启动过程、通过软件控制时钟或在低时钟频率下运行系统。在低时钟频率下运行系统可能会排除使用设备内的一些模块（例如，USB ULPI时钟的频率必须低于CPU_1x时钟）。
当PS_POR上电复位信号撤销时，会采样PLL旁路引导模式引脚，并为三个PLL选择PLL旁路或PLL启用。旁路模式运行的系统速度明显低于正常模式，但对于低功耗应用和调试很有用。在启动过程结束后以及用户代码执行时，每个PLL的旁路模式和输出频率都可以通过软件单独控制。
时钟生成路径包括无抖动多路复用器和无抖动时钟门控，以支持动态时钟控制。
1、三个可编程PLL
• 三个PLL共用单个外部参考时钟输入
Arm PLL：为CPU和互联设备推荐的时钟源
DDR PLL：为DDR DRAM控制器和AXI_HP接口推荐的时钟
I/O PLL：为I/O外设推荐的时钟
• 每个PLL都具有单独的旁路控制和频率编程功能
• VCO（压控振荡器）共享带隙基准电压电路
2、时钟Branches
负责将主时钟信号分发到各个需要时钟的组件或模块。
• 六位可编程频率分频器
• 大多数时钟电路上的动态切换
• 四个用于PL（可编程逻辑）的时钟发生器
这些可编程PLL和时钟分支为系统提供了灵活性和可配置性，使得开发人员可以根据应用需求调整时钟频率和分配。通过软件控制，可以动态地调整每个PLL的旁路模式和输出频率。同时，时钟Branches的设计使得时钟信号能够高效地分配到各个子系统和外设中，确保整个系统的同步性和稳定性。
3、时钟域
CPU时钟用于大多数内部时钟。
PL的AXI（AXI_HP、AXI_ACP和AXI_GP）通道是ARM处理器与外设之间通信的重要接口，它们也需要在PS和PL之间进行异步通信。在这些异步接口中，时钟域crossing发生的同步机制位于PS内部。这意味着，当数据从一个时钟域传递到另一个时钟域时，PS负责确保数据的正确同步和传输。
PL不仅接收来自PS的同步信号，还为PS提供接口时钟。此外，由于PL的高度可编程性，前述的每个接口在PL中都可以配置为使用独特的时钟，以满足特定的性能、功耗或时序要求。
4、复位
时钟子系统是PS（处理系统）的重要组成部分，并且只有在整个系统复位时才会被复位。当这种情况发生时，控制时钟模块的所有寄存器都将返回到它们的复位值。
5、功耗
PLL的功耗与PLL的输出频率直接相关。通过使用较低的PLL输出频率，可以降低功耗。如果不需要其中的一个或两个PLL，也可以减少功耗。例如，如果所有时钟发生器都可以由DDR PLL驱动，那么可以禁用Arm和I/O PLL来降低功耗。DDR PLL是唯一能够驱动所有时钟发生器的单元。
当某个时钟未被使用时，可以单独禁用它。在某些情况下，各个子系统还包含额外的时钟禁用和其他降低功耗的功能。
6、Central Interconnect时钟禁用
通过设置TOPSW_CLK_CTRL [0]位为1，可以停止Central Interconnect（CPU_2x和CPU_1x）的CPU时钟。当该位被设置时，时钟控制器会等待L2缓存和SCU的AXI接口空闲，并且等待PL的FPGAIDLEN信号被断言，然后才会关闭Central Interconnect的时钟。对于其他接口，系统软件必须确保接口空闲后才能禁用Central Interconnect时钟。一旦PS检测到L2缓存或SCU上的流量，或者FPGAIDLEN信号被撤销，时钟将被重新启用。