Verilog中的case(1‘b1)

最新推荐文章于 2024-04-26 16:31:32 发布
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分类专栏： verilog 文章标签： linux 运维 服务器
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本文链接：https://blog.csdn.net/u011974971/article/details/121665625
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在用Verilog设计RTL代码时用到case(1'b1)的时候不多，因此遇见时就会很迷惑。

下面转载一个链接，里面有解说，但需要说的是“一次输入只有一个1”这点可能不太准确，因为优先级编码更注重的是优先级，如链接中的第一张图中的优先级编码表和下面的仿真图。

秋招手撕代码：verilog实现常规8-3编码器和优先级8-3编码器_IC媛的博客-CSDN博客_8-3优先编码器verilog

上图中，简单的写了一个三输入的编码器，d0是具有最高优先级的，其次是d1，再次是d2。只要d0为1‘b0时，输出q=1；再次是d1为1’b0时，输出q=2；最后才是d2为1'b0时，输出q=3；当d0,d1,d2都不为1'b0时，输出q=0。

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专栏目录
verilog中多个else_if级联造成的综合电路的低效率及解决办法
12-02
通过在quartus中仿真并分析综合后的RTL图，分析了多个else_if级联对综合结果的影响，说明了为什么我们要避免这样的代码风格。提出了解决办法，包括使用多个if_else来代替else_if的多级级联，还有用casex语句来代替多个esle_if级联。
Verilog中case(1‘b1)的使用说明
沧海一升的博客
07-06 6087
对verilog中case语句的用法进行补充说明。
Verilog学习7——case的使用
yuejixing的博客
03-04 1167
Verilog学习7——case的使用。
verilog digital
12-07
module digital_show( input wire [1:0]SW, input wire CLOCK_50, output wire [6:0]HEX0,HEX1,HEX2,HEX3 ); wire q; part2 a1(.clk(CLOCK_50),.max_tick(q),.enable(SW[0])); part1 a2(.clk(CLOCK_50),.reset(SW[1]),.en(q),.hex3(HEX3),.hex2(HEX2),.hex1(HEX1),.hex0(HEX0)); endmodule module part1( input wire clk ,reset,en, output reg [6:0]hex0,hex1,hex2,hex3 ); localparam s0=4'b0000, s1=4'b0001, s2=4'b0010, s3=4'b0011, s4=4'b0100, s5=4'b0101, s6=4'b0110, s7=4'b0111, s8=4'b1000, s9=4'b1001; reg [3:0]r_reg,r_next; always@(posedge clk,posedge reset) begin if(reset) r_reg<=0; else r_reg<=r_next; end always@* begin case(r_reg) s0: if(en) r_next=s1; else r_next=s0; s1: if(en) r_next=s2; else r_next=s1; s2: if(en) r_next=s3; else r_next=s2; s3: if(en) r_next=s4; else r_next=s3; s4: if(en) r_next=s5; else r_next=s4; s5: if(en) r_next=s6; else r_next=s5; s6: if(en) r_next=s7; else r_next=s6; s7: if(en) r_next=s8; else r_next=s7; s8: if(en) r_next=s9; else r_next=s8; s9: if(en) r_next=s0; else r_next=s9; default: r_next=s0; endcase end always@* begin case(r_reg) s0: begin hex3=7'b1000000; hex2=7'b1111001; hex1=7'b0100100; hex0=7'b0110000; end s1: begin hex3=7'b1111001; hex2=7'b0100100; hex1=7'b0110000; hex0=7'b0011001; end s2: begin hex3=7'b0100100; hex2=7'b0110000; hex1=7'b0011001; hex0=7'b0010010; end s3: begin hex3=7'b0110000; hex2=7'b0011001; hex1=7'b0010010; hex0=7'b0000010; end s4: begin hex3=7'b0011001; hex2=7'b0010010; hex1=7'b0000010; hex0=7'b1111000; end s5: begin hex3=7'b0010010; hex2=7'b0000010; hex1=7'b1111000; hex0=7'b0000000; end s6: begin hex3=7'b0000010; hex2=7'b1111000; hex1=7'b0000000; hex0=7'b0010000; end s7: begin hex3=7'b1111000; hex2=7'b0000000; hex1=7'b0010000; hex0=7'b1000000; end s8: begin hex3=7'b0000000; hex2=7'b0010000; hex1=7'b1000000; hex0=7'b1111001; end s9: begin hex3=7'b0010000; hex2=7'b1000000; hex1=7'b1111001; hex0=7'b0100100; end endcase end endmodule module part2 #(parameter n=26) (input wire clk,reset,enable, output wire max_tick ); reg [n-1:0]r_reg; wire [n-1:0]r_next; always@(posedge clk,posedge reset) begin if(reset) r_reg=0; else r_reg=r_next; end assign r_next=(enable)?((r_reg==50000000)?1'b0:r_reg+1'b1):r_reg; assign max_tick=(r_reg==50000000)?1'b1:1'b0; endmodule
FPGA设计串口收发实验Verilog逻辑源码Quartus工程文件+文档说明.zip
04-12
FPGA设计串口收发实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module uart_test( input clk, input rst_n, input uart_rx, output uart_tx ); parameter CLK_FRE = 50;//Mhz localparam IDLE = 0; localparam SEND = 1; //send HELLO ALINX\r\n localparam WAIT = 2; //wait 1 second and send uart received data reg[7:0] tx_data; reg[7:0] tx_str; reg tx_data_valid; wire tx_data_ready; reg[7:0] tx_cnt; wire[7:0] rx_data; wire rx_data_valid; wire rx_data_ready; reg[31:0] wait_cnt; reg[3:0] state; assign rx_data_ready = 1'b1;//always can receive data, //if HELLO ALINX\r\n is being sent, the received data is discarded always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) begin wait_cnt <= 32'd0; tx_data <= 8'd0; state <= IDLE; tx_cnt <= 8'd0; tx_data_valid <= 1'b0; end else case(state) IDLE: state <= SEND; SEND: begin wait_cnt <= 32'd0; tx_data <= tx_str; if(tx_data_valid == 1'b1 && tx_data_ready == 1'b1 && tx_cnt < 8'd12)//Send 12 bytes data begin tx_cnt <= tx_cnt + 8'd1; //Send data counter end else if(tx_data_valid && tx_data_ready)//last byte sent is complete begin tx_cnt <= 8'd0; tx_data_valid <= 1'b0; state <= WAIT; end else if(~tx_data_valid) begin tx_data_valid <= 1'b1; end end WAIT: begin wait_cnt <= wait_cnt + 32'd1; if(rx_data_valid == 1'b1) begin tx_data_valid <= 1'b1; tx_data <= rx_data; // send uart received data end else if(tx_data_valid && tx_data_ready) begin tx_data_valid <= 1
Verilog中case，casez，casex语句的用法
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always_comb begin x='0; y='0; z='0; case (1'b1) s1: begin x='1; y='1; z='1; end s2: begin x='2; y='2; z='2; end s3: begin x='3; y='3; z='3; end default: begin x='0; y='0; .
Verilog中状态机编码方式的选择——FSM有限状态机——二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码
DengFengLai123的博客
04-25 3912
本文转载自：Verilog中状态机编码方式的选择 文章很不错，看到几篇转载此文章的，但是都没有标明出处，我能找到的最早的文章是2012年博主“一个人游”的文章，转载至此，如有其他原创请联系博主修改或删除此博客。 在Verilog中最常用的编码方式有二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码。 二进制码和格雷码是压缩状态编码。 若使用格雷编码，则相邻状...
Verilog编程艺术(3)——第四部分 高级设计
CHN_Joker的博客
06-22 910
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关于case语句default的讨论
weixin_43863838的博客
12-29 2724
标题 ：关于case语句default的论证 default写在case语句前: 综合结果如下： 面积1.65，delay0.24 default写在后： 综合结果如下： 面积1.65 delay0.24 由此可以看出default在前在后综合结果不变，只是前者的写法更加简单 下面顺便看下case(1’b1)语句是很鸡肋吗？ case(1’b1)语句有一点缺陷就是综合出来的是带有优先级的， 简答 的case1语句如下： 综合结果如下： 但这综合结果怎么跟上面是一致的呢？ 接下来把优先级反过来试试吧
verilog case(1)
zya1314125的博客
09-20 1046
verilog case(1)
cyclone4 FPGA读写8位AD转换器TLC549实验Verilog逻辑源码Quartus11.0工程文件.zip
08-20
count<=count+1'b1; else begin count; adc_sclk~adc_sclk; end end /*******产生周期为1ms即1kHz的信号*********/ always@(posedge clk) begin if(count1ms>25'd25000) begin clk1...
FPGA读写EEPROM芯片AT24C02实验Verilog逻辑源码Quartus11.0工程文件.zip
08-20
FPGA读写EEPROM芯片AT24C02实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module iic_com( clk,rst_n, sw1,sw2, scl,sda, dis_data )...
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PWM波实验FPGA设计Verilog逻辑源码Quartus11.0工程文件,FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module pwm(clk,reset,key,led); input clk,reset,key; output led; reg pwm_out; ...
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Lyajpunov的博客
04-26 498
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