systemVerilog中case语句

always_comb begin
x='0;
y='0;
z='0;
case (1'b1)
    s1: begin
    x='1;
    y='1;
    z='1;   
    end
    s2: begin
    x='2;
    y='2;
    z='2;   
    end
    s3: begin
    x='3;
    y='3;
    z='3;   
    end
    default: begin
    x='0;
    y='0;
    z='0;   
    end
endcase
end

s1=1，s2=0，s3=0时，执行x=1，y=1，z=1操作；

s1=0，s2=0，s3=1时，执行x=3，y=3，z=3操作；

s1=1，s2=1，s3=0时，执行x=1，y=1，z=1操作；

但是case语句，一般不会出现有两个条件为1情况。