以下是使用 Verilog 编写的一个 3-8 译码器的代码:
module decoder3to8(input[2:0] in, output [7:0] out);
assign out = {~in[2] & ~in[1] & ~in[0], ~in[2] & ~in[1] & in[0], ~in[2] & in[1] & ~in[0], ~in[2] & in[1] & in[0],
in[2] & ~in[1] & ~in[0], in[2] & ~in[1] & in[0], in[2] & in[1] & ~in[0],