一个令自己呕吐的bug---ila默认配置并不是自己想要的

最新推荐文章于 2023-06-23 12:54:53 发布
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分类专栏： vivado fpga
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关于ila监测的时候窗口只显示两个数值

在这里插入图片描述

问题排查

（1）当然，对于probe的最开始设定的深度自然是大于2 的，我设定的是8192
（2）确定当前所检测的变量的参考时钟，是能够支持我们采样很多组不同变化的数据

当前上面说的都可以通过上图否定了，因为上面标记了2，就表示我们采样了两个数据

问题解决

看一整个监测窗口都包含哪些内容：

在这里插入图片描述
我们虽然默认 配置8192，但是实际上，看一下setting 配置ila的里面写的是多少？
在这里插入图片描述

此时，我们将其修改成为8192
在这里插入图片描述

没有水杯和雨伞的工科男
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专栏目录
显示/光电技术中的JVC 1.27英寸D-ILA微显示器
12-08
JVC宣布开发出了1.27英寸（对角线3.2cm）“D-ILA（Direct-Drive Image Light Amplifier）”微显示器，面向对比度为2万：1的4K2K投影仪。4096×2400像素的4K2K显示，在相同像素数下实现了面积约为原来的43％的小型化...
Vivado中ILA显示信号不全的解决办法
ZLK1214的专栏
12-12 6678
在代码中加入了很多信号，但是下载程序后进入ILA界面时信号却显示不全。其实这不是代码的问题，信号有是有，只是没有添加进来。 点击加号把没有显示的信号添加进来就可以了。
解决在封装自定义IP时加入ila，或者其他ip核时出错的情况
weixin_42553916的博客
11-04 2063
在查阅很多资料后，明白了这个应该是软件bug,但是最终还是解决了问题 我们只需要删除
解决vivado抓取ila信号名错乱问题
qq_34839501的博客
05-30 1877
vivado ila 信号名错乱
Vivado 使用ila 出现的 bug
akirito12的博客
05-31 1300
记录一下Vivado 使用的ila 调试时候出现的问题 问题： 下载到板卡中的结果正确，但是通过ila 抓信号的时候不正确。 vivado 版本2021.2.1 解决： 电脑重启，重新打开vivado
Vivado 在线调试之 ILA 核 解决 遇到的问题
07-24 4682
一、先把程序写上： module adv7391( input sys_clk_p, input sys_clk_n, // input wire en_clk, //27MHz // input reset_ok, input wire rst_n, // output wire mreset, output wire SCL, ...
ila-edu:网页登陆页面
07-24
ILA EDU 的克隆网站登陆页面项目自由职业者：练习 Html、css、Jquery 链接演示： :
dbcmatlab生成代码-ILA-DPD:ILA-DPD
05-20
下面是一个示例bibtex条目。 @misc{TarverILADPD, author = {Tarver, Chance}, title = {GMP DPD Using Indirect Learning Architecture Matlab Library}, month = sep, year = 2019, doi = {put apprpriate doi ...
FPGA开发要懂得使用硬件分析仪调试-ILA.pdf
11-02
。。。
FPGA开发要懂得使用硬件分析仪调试-ILA.docx
11-02
。。。
FPGA开发要懂得使用硬件分析仪调试——ILA
坚持
10-15 2万+
0. ILA概述 在FPGA开发中，当我们写完代码，进行仿真，确定设计没有问题后，下载到硬件上一般都能按照我们的设计意愿执行相应功能。但这也并非绝对的，有时候你会遇到一些突然情况，比如时序问题或者仿真时我没有考虑到某种情况，但实际中它确实存在的，这就会造成功能上的错误了。也有时候你的设计似乎你没法进行仿真或者做起来很费劲，比如设计一个SDRAM或者DDR控制器，让你相应写一个SDRAM或者DDR
【RISC-V Debug】学习笔记（三）借助 ILA 在线查看调试信号
一名FPGA芯片设计爱好者的技术博客
03-07 4967
我是 雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和数字IC设计。 关注公众号【集成电路设计教程】，获取更多学习资料，并拉你进“IC设计交流群”。 QQIC设计&FPGA&DL交流群 群号：866169462。 Vivado IDE提供了三种具有不同集成层次的ILA插入方法： HDL 实例化调试探针流程 网表插入调试探针流程 约束文件插入调试探针流程 这里我选择的是【网表插入调试探针流程】，在 Vivado 综合后的网表中，分别标记要进行调试观察的各个信号，然后通过一个简单的“
vivado中ILA核的调用
最新发布
xkxb66的博客
06-23 743
4）两个选项，Global和out of context per ip，Global是每次综合工程时都需要重新综合一边所调用ILA模块，out of context per ip只综合一次就行。通过探针（probe）来实时抓取FPGA有内部数字信号的波形，用以发现逻辑上的错误。3）选取 ILA（Intergrated Logic Analyzer）双击。1）在vivado中打开ip核目录（IP Catalog）5）将ILA的例化模块添加到我们的模块中，修改例化代码。2）在search栏中输入ILA。
4.6、在线调试工具 ILA 的使用
qq_43416206的博客
11-04 3815
整个在线调试工具ILA Croe的使用基本就讲完了，如果需要了解更多有关ILA 的使用， 可以进行更多的尝试和查看 IP 手册。 本章以计数器为例学习了简单的时序逻辑设计，并学习了在线调试工具 ILA 的用法。
Vivado 在线调试之 ILA 核
我的blog屋
06-13 3047
转自：https://blog.csdn.net/zhoutaopower/article/details/104742457/ 对于已经通过了功能仿真的 Verilog HDL 电路，Download 到板端后，可以通过 Vivado 的 ILA 核进行在线调试，观察波形。ILA 核相当于在线的逻辑分析仪，ISE 上叫做 Chipscope，Vivado 下叫 ILA； 添加 ILA 核的方式比较简单，首先在 Vivado 集成环境中添加 ILA IP Core： 1、点击 IP Catalog，
ILA(集成逻辑分析器)的使用
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VIVADO 无法找到观测核 WARNING: [Xicom 50-38] xicom: No CseXsdb register file specified for CseXsdb slave ty
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05-04 1万+
出现上面的问题一般是由于观测核的时钟没有导致的，具体错误如下图，但是经过确定时钟是有的，没办法只能一点一点的把代码注释发现，小程序又是可以观测到ila观测核的，也就是说基本排除硬件问题 通过一点点的定位发现，造成上面的问题是由于： 本工程我是在其他型号的器件直接升级到其他器件类型，内部有ila核的观测时钟，是自动加上的，但是我实际工程已经没有用到sys_clk，造成一直显示无法观测的问 解决方式：可以直接更改实际用的net名称，或者直接注释掉对应的XDC约束，该问题耽误了一个下午，记录下 ...
Vivado在线调试之集成逻辑分析仪（ILA）的使用
qq_40230112的博客
11-03 1万+
引言 由于在对FPGA进行编程时，当出现问题时，免不了要对内部信号进行一些监测和调试，以找出问题所在并加以解决，本文主要介绍在Vivado平台下如何利用集成逻辑分析仪（ILA）进行在线调试。调试的例子是利用串口通信连续发送0-255这256个数据。 具体操作步骤 建立工程（建立工程的基本操作在这里就不详细介绍了，按照一般建立工程的操作进行即可） Creat Project->工程命名->选择工程存放路径->选择目标器件->添加源文件->添加测试...
Vivado下集成逻辑分析仪ILA入门续
曾立文的博客
11-09 1万+
在 Vivado下集成逻辑分析仪ILA入门 一文中带着读者走了一遍集成逻辑分析仪ILA的使用过程。当时通过Set up Debug 添加需要监控的点，间接添加了ILA， 本文介绍另外一种方法，直接添加逻辑分析仪ILA 的 IP。 这其实是我最开始看到和学习的方法，但没有做成。写完上篇文章后，反过来再看一遍，做成了实验。这个方法是 Miz702 Zynq开发教程里的学习到的。ug908-里
vivado中VHDL语言实例化一个ila
04-05
在Vivado中，可以使用以下代码实例化一个ILA： ```vhdl library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity my_design is port ( clk : in std_logic; reset : in std_logic; data_in : in std_logic_vector(7 downto 0) ); end entity my_design; architecture rtl of my_design is component ila port ( clk : in std_logic; probe0 : in std_logic_vector(7 downto 0); probe1 : in std_logic_vector(7 downto 0); probe2 : in std_logic_vector(7 downto 0); probe3 : in std_logic_vector(7 downto 0) ); end component; begin -- Instantiate ILA ila_inst : ila port map ( clk => clk, probe0 => data_in, probe1 => (others => '0'), probe2 => (others => '0'), probe3 => (others => '0') ); -- Your design code here end architecture rtl; ``` 在上面的代码中，我们首先声明了一个名为`my_design`的实体，该实体具有三个端口：`clk`，`reset`和`data_in`。然后在该实体的体系结构中，我们声明了一个名为`ila_inst`的实例，并将其与`ila`组件相关联。在实例化过程中，我们将`clk`和`data_in`分别连接到`ila`组件的`clk`和`probe0`端口。`probe1`，`probe2`和`probe3`端口被连接到一个全0的向量上，因为我们不需要使用它们。最后，在`my_design`的体系结构中，我们可以编写我们的设计代码。

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