FPGA时序传输模型分析

目的寄存器能够正确的接收源寄存器发射过来的数据
Tclk1+Tco+Tdata <= Tclk+Tclk2-Tsu

Tclk+Tclk2-Tsu-(Tclk1+Tco+Tdata) >=0

Tclk+Tclk2-Tsu-Tclk1-Tco-Tdata >=0

Tclk+(Tclk2-Tclk1)-Tsu-Tco-Tdata >=0

Tclk+Tskew-Tsu-Tco-Tdata >=0

Slack = Tclk+Tskew-Tsu-Tco-Tdata
Slack>=0，目的寄存器能够正确接收源寄存器发射过来的数据；
建立时间余量

Tclk1:时钟信号从时钟源端口出发，到达源寄存器时钟端口的时间
Tco：时钟上升沿到达寄存器时钟端 到数据输出寄存器Q端口的时间
Tdata:数据从源寄存器Q端出发，到达目的寄存器D端的时间
Tclk:时钟周期
Tclk2:时钟信号从时钟源端口出发，到达目的寄存器时钟端口的时间
Tsu:寄存器要求的 其数据端口的值必须提前于时钟上升沿到达其时钟端口的时间值
Tskew:时钟从源端口出发到达目的寄存器和源寄存器时钟端口的差值（Tclk2-Tclk1）

Tclk+Tclk2-Tsu：数据需求时间
Tclk1+Tco+Tdata：数据到达时间

Slack:数据传输不失真的需求时间和数据传输的实际路径时间的差值，如果为正，则表明数据被正确接收，反之，则表示数据不能被正确接收。