高速收发器测试之IBERT IP CORE的使用

前言

之前在使用JESD204B IP CORE时，将对应example design 复制到自己的工程时，example design中定义的XDC和我自己工程的XDC定义重复，GTH不知道该使用那些引脚导致gth复位的引脚错乱（表现在gth复位的引脚会有一个0.8V左右的直流偏置，有直流偏置的引脚和XDC定义引脚对应不上，导致jesd204链路一直无法link上），最后注释掉example design中定义的XDC就好啦~。过程中排查问题时使用IBERT做回环测试FPGA的高速收发器是否能正常工作，记录ibert的使用方法入下。

调用IP CORE

如下GTH的基本功能框图，每个GTH BANK包含两个参考时钟输入，4路收发通道，每个通道数据时钟可以通过CPLL和QPLL倍频得到，每个GTH BANK包括两个QUAD PLL（QPLL0和QPLL1），每个通道包含一个CHANNEL PLL。

IBERT是赛灵思提供的集成误码率测试仪，用于检测和评估高速收发器，每个ibert ip最多支持三种协议（协议即不同lane rate /data width/refclk/quad count的组合）；每个协议中需要确定l