Verilog 实现3/4wire spi时序

1、前言

emm今天射频联调时解决的问题记录一下，因为一直使用spi mode 1配置各种器件，定式思维了，加上乙方过于冷漠不搭理交流不顺，花了好久才解决的问题（疯狂吐槽），其中部分原因是spi 模式不匹配，即主端使用模式1配置模式3的收端，导致一直配置不上额。

1.1、SPI总线概述

SPI是一种串行通信总线，支持全双工通信，相较I2C总线数据速率较高，一般为MHz级别，但缺点是不具备类似I2C总线的应答机制，SPI总线根据时钟极性和时钟相位的不同分为4种模式。
① 时钟极性 ：
CPOL=0 :空闲状态时，时钟SCK为低电平；
CPOL=1 :空闲状态时，时钟SCK为高电平；
②时钟相位：
CPHA=0：数据在时钟奇数沿进行采样，在时钟偶数沿输出数据；
CPHA=1：数据在时钟偶数沿进行采样，在时钟奇数沿输出数据；

模式1&